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作者2023-02-27 01:12:55中文答案 78 ℃0 评论
第 1 讲 绪论

第 1 讲 绪论-单元测试

1、现代电子技术的发展,集成电路器件处于()阶段。
    a、分立元器件
    b、集成电路
    c、大规模集成电路
    d、超大规模集成电路

2、现代电子技术的发展,处于()阶段。
    a、理论奠基
    b、分立元器件
    c、集成电路时代
    d、电子管

3、数字信号的高低电平的正确描述()。
    a、分别对应于一段电压范围
    b、分别对应于某个电压值
    c、高电平是5v
    d、低电平是0v

4、集成电路按照集成度分为()。
    a、小规模
    b、中规模
    c、大规模
    d、超大规模

5、现代集成电路的代表芯片有()。
    a、单片机
    b、fpga
    c、dsp
    d、sopc

6、电子技术的应用范围,包括()等方面。
    a、日常生活
    b、工农业生产
    c、军事与国防
    d、航空航天

7、本课程主要内容包括()。
    a、组合逻辑电路
    b、时序逻辑电路
    c、脉冲的产生与整形
    d、fpga
    e、hdl
    f、数字系统设计方法

8、下列器件,属于数字器件的是()。
    a、门电路
    b、存储电路
    c、组合电路
    d、时序电路
    e、fpga

9、模拟信号的特点,体现在()。
    a、不易于传输
    b、不易于存储
    c、不易于运算
    d、功耗高

10、数字信号的特点,体现在()。
    a、抗干扰低
    b、易于传输
    c、易于存储
    d、易于运算

11、在时间上和幅值上都是连续的物理量称为数字信号

12、在时间上和幅值上都是连续的物理量称为模拟信号

13、模拟信号易于传输,不易于存储

14、数字信号易于传输,易于运算

15、数字信号可以用0和1表示

16、数字信号的1比数字信号0大

17、在现代电子技术中,用模数转换器能够实现模拟信号与数字信号相互转换。

18、cpld的英文是()。

19、fpga的英文是()。

20、信号是信息的()。

21、电子电路中的信号,包括模拟信号和()。

22、电子电路,包括模拟电路和()。

第 1 讲 绪论-单元作业

1、用你所学知识提出设计一款电子产品的设想,要求: (1)产品应用背景;(2)功能及原理;(3)用产品组成框图与文字加以描述。

2、作为电子工程师进行电子产品设计时要考虑哪些问题?

第2讲 数制变换

2.1 进位计数制随堂测验

1、将一个八进制数写成807.65,对吗?

第2讲 数制转换-单元测试

1、将十进制小数转换为二进制数一般采用( )。
    a、乘2取整法
    b、乘10取整法
    c、乘2取余法
    d、乘10取余法

2、将十进制数18转换成八进制是( )。
    a、20
    b、22
    c、24
    d、21

3、任何一位十六进制数最少可以用( )二进制数来表示。
    a、1
    b、2
    c、4
    d、16

4、用补码表示的有符号二进制数11010对应的十进制数是( )。
    a、 10
    b、-10
    c、 6
    d、-6

5、将二进制数(11001.11)b转换成十进制数是( )
    a、25.75
    b、19.75
    c、25.6
    d、20.75

6、将二进制数(110 1101 1010)b转换成十六进制数是()
    a、eb2
    b、9ea
    c、6da
    d、6ca

7、将二进制数(1101.101)b转换成八进制数是( )
    a、15.625
    b、15.5
    c、15.25
    d、15.75

8、十进制数 –25的8位二进制补码表示为 (11100111)b,对吗?

9、对于一个带符号的二进制数,其最高位表示符号位,其余部分表示数值位,所以一个用补码表示的4位带符号二进制数 1001表示的是十进制数 –1。对吗?

10、将一个八进制数写成(783.64),对吗?

11、8位无符号二进制数可以表示的最大十进制数为256。对吗?

第2讲 数制转换-单元作业

1、将二进制数转换成十进制、八进制、十六进制。 1110101

2、把十进制数转换成二进制数、八进制和十六进制。 29.5

3、写出下列各数的原码、反码和补码。 -10110

4、已知[n]补=10111,求[n]原

第3讲 码制

第3讲 码制-单元测试

1、十进制数25用8421bcd码表示为( )。
    a、00100101
    b、1001010
    c、10000101
    d、10101

2、将(01000101.1001)8421bcd转化成余三码的结果为( )
    a、01000101.1100
    b、01001000.1001
    c、01111000.1100
    d、01001000.1100

3、十进制5的4位循环码为( )
    a、0101
    b、1101
    c、1110
    d、0111

4、将十进制数69.75转换成二进制数和8421bcd的结果为()
    a、1000110.1100, 01101001. 1100
    b、1010011.1101, 1101001. 111101
    c、1000101.0011, 01101001.01110101
    d、1000101.1100, 01101001.01110101

5、十进制数895.7对应的余3码为( )
    a、1000 1001 0110.1110
    b、1011 1100 1000.1010
    c、0001 1001 1010.1110
    d、1000 1001 1010.0111

6、符合汉明距离为1的编码是( )。
    a、8421bcd码
    b、余3码
    c、格雷码
    d、2421bcd码

7、下列编码中,属bcd编码的是( )。
    a、8421bcd码
    b、余3码
    c、格雷码
    d、2421bcd码

8、下面属于可靠性编码是( ) 。
    a、8421bcd码
    b、余3码
    c、格雷码
    d、奇偶校验码

9、和二进制数(10011)2等值数是( )
    a、19
    b、(23)8
    c、(00011001)8421
    d、(01001100)余3码

10、下列编码中,属于有权码的是( )。
    a、8421bcd码
    b、余3码
    c、5421bcd码
    d、2421bcd码

11、奇偶校验码只能发现错误,不能纠正错误。

12、余3码不是bcd码

13、有一数码10010101,作为8421bcd码时,它相当于十进制数________。

第3讲 码制-单元作业

1、试用8421码和格雷码分别表示。 (1010110)2

2、将下列余3码转换成十进制数。 (1)011010000011 (2)01000101.1001

3、完成下列代码之间的转换: (1)(1000100100010101.0101)8421=( )10; (2)(1010001110000111)余3=( )8421

4、对于存储在计算机中的一组数为 11001001 判断能否表示为以下bcd码?如果能,表示的十进制数的数值为多少? (1)8421bcd (2)5421bcd (3)2421bcd (4)余3码

第 6 讲 逻辑函数的卡诺图化简

6.1 最小项与最小项表达式随堂测验

1、逻辑函数的最小项表达式为( )
    a、f=σm(0、2、5、7)
    b、
    c、f=σm(1、3、6)
    d、f=σm(0、1、2、6、7)

2、一个三变量逻辑函数,下列(  )是其最小项之一 a. abc b.a bc c. ab c d.a b c
    a、abc
    b、a bc
    c、ab c
    d、a b c

3、一个逻辑函数的表达式不是唯一的,但其最小项表达式是唯一的。

4、对于任意一个最小项,只有一组与之相对应的变量取值组合,使其值为1

5、任意两个不同的最小项之积必为0

6、n变量的每一个最小项都有n个相邻项。

7、最小项表达式又称为标准与或式

8、最小项编号与变量的顺序无关( )

9、函数f(a,b,c)=σm(0,2,4,6)在输入( )取值时,使f=0

10、()个变量有个最小项。

6.2 逻辑函数的卡诺图随堂测验

1、卡诺图中具有逻辑相邻性的方格有(   )
    a、位置相接
    b、位置相对
    c、位置相重
    d、以上都不对

2、通常逻辑函数的表示方法有(   )
    a、真值表
    b、表达式
    c、逻辑图
    d、卡诺图

3、逻辑函数f=ab+ac+bc的卡诺图表示正确的是(   )
    a、
    b、
    c、
    d、

4、逻辑函数表达式中的最小项与卡诺图中的方格是一一对应的关系( )

5、逻辑相邻的最小项可以消去互补变量

6、逻辑函数的卡诺图表示是唯一的。

7、卡诺图的每个小方格代表逻辑函数的一个(    )

8、卡诺图中变量的取值必须按(   )排列

9、一个逻辑函数有3个变量,则卡诺图的小方格数为(  )个

10、下面卡诺图对应的逻辑函数是(     )(用最小项编号表示)

6.3 卡诺图化简随堂测验

1、在四变量卡诺图中,逻辑上不相邻的一组最小项为()
    a、m9,m11
    b、m4,m6
    c、m0,m10
    d、m5,m13

2、逻辑函数,写成最小项之和的形式应f(a,b,c)=( )
    a、σm(1,2,3,7)
    b、σm(1,2,4,6)
    c、σm(1,2,4,7)
    d、σm(1,2,4)

3、卡诺图如图所示(φ为无关项),化简函数的最简与或表达式为( )
    a、
    b、
    c、
    d、

4、逻辑函数f(a,b,c)=σm(3,5,6,7),化简为最简与或表达式为( )
    a、a b
    b、bc ac
    c、c ab
    d、ab ac bc

5、下列各式中,哪个是三变量 a、b、c 的最小项
    a、a b c
    b、ab
    c、abc
    d、a bc

6、卡诺图包围圈的规则
    a、能大则大
    b、能少则少
    c、重复有新
    d、一个不漏

7、任意n个卡诺图中的方格可以画成一个包围圈

8、画包围圈只能包围卡诺图中的方格1

9、逻辑函数的最小项表达式与逻辑函数的真值表具有一一对应关系

第 6 讲 逻辑函数的卡诺图化简--单元测验

1、不是最小项abcd的逻辑相邻项是( )
    a、
    b、
    c、
    d、

2、标准与或表达式式由( )构成的。
    a、最小项相或
    b、最大项相与
    c、与项相或
    d、或项相与

3、4变量逻辑函数的卡诺图中,有( )个方格与相邻
    a、1
    b、2
    c、3
    d、4

4、若逻辑函数f(a,b,c)=∑m(2,3,5,7),g(a,b,c)=∑m(0,2,5,6),则f和g相与的结果是( )
    a、ab
    b、1
    c、
    d、0

5、当时,同一逻辑函数的两个最小项( )。
    a、
    b、
    c、1
    d、0

6、在所示的卡诺图中,化简后的逻辑函数是( )
    a、ab bc ac
    b、
    c、
    d、

7、用卡诺图化简逻辑函数,化简的最后表达式是唯一的。

8、n个变量的最小项应包含全部n个变量的乘积项,在乘积项中每个变量只能以原变量的形式出现一次。

9、发最简与或式的标准是:与或式中,与项的数目最少,每一与项中的变量数最少

10、若两个函数具有不同的真值表,则两个逻辑函数必然不相等。

第 6 讲 逻辑函数的卡诺图化简--单元作业

1、将下列函数展为最小项之和

2、用卡诺图将下列函数化为最简”与或”表达式 f(a,b,c)=∑m(0,1,2,4,5,7)

3、用卡诺图将下列函数化为最简”与或”表达式 f(a,b,c,d)=∑m(0,2,3,5,7,8,10,11) ∑d(14,15)

4、用卡诺图将下列函数化为最简”与或”表达式 f(a,b,c,d)=∑m(0,1,2,5,6,7,8,9,13,14)

第 4 讲 逻辑代数基本运算规则

4.1 逻辑代数中的逻辑运算随堂测验

1、下面不属于基本逻辑运算的是( )
    a、与运算
    b、或运算
    c、非运算
    d、与或非运算

2、
    a、
    b、
    c、
    d、

3、
    a、
    b、
    c、
    d、

4、
    a、
    b、
    c、
    d、

5、
    a、
    b、
    c、
    d、

6、相同为“0”不同为“1”它的逻辑关系是()
    a、或逻辑
    b、与逻辑
    c、异或逻辑
    d、同或逻辑

7、逻辑变量的取值,1比0大。(       )

8、

9、

10、51个“1”连续进行异或运算,其结果是() 。

4.2 逻辑函数的描述方法随堂测验

1、逻辑函数常用的表示方法有()

4.3 逻辑代数的基本公式随堂测验

1、下列逻辑表达式中,正确的是( )
    a、
    b、
    c、
    d、

2、使与或非式一定为0的变量取值组合为()
    a、a=0,bc=1
    b、bc=1,d=1
    c、c=1,d=0
    d、b=1,c=1

3、若a=b,则ab=a ( )

4、若a b=a c,则b=c ( )

5、若a=b,则ac=bc

4.4 逻辑代数的基本规则随堂测验

1、的对偶式是()
    a、
    b、
    c、
    d、

2、的反函数表达式是()
    a、
    b、
    c、
    d、

3、的反函数表达式是()
    a、
    b、
    c、
    d、

4、的对偶式是()
    a、
    b、
    c、
    d、

5、逻辑等式三个规则分别是()()()

第 4 讲 逻辑代数基本运算规则--单元测验

1、下列不属于基本逻辑关系是()
    a、与逻辑
    b、或逻辑
    c、非逻辑
    d、异或逻辑

2、逻辑函数的变量不可以表示()
    a、电压的高与低状态
    b、真与美
    c、开关的导通与断开
    d、男与女

3、描述逻辑函数关系的形式有()
    a、表达式
    b、逻辑图
    c、真值表
    d、波形图

4、与相等的有()
    a、
    b、
    c、
    d、

5、与逻辑、或逻辑、非逻辑是基本的逻辑关系

6、与或非、与非、异或非是复合逻辑关系

7、

8、复合逻辑关系包括与或非·、与非·、或非、非等逻辑关系

9、

10、

第 4 讲 逻辑代数基本运算规则--单元作业

1、利用反演规则、对偶规则写出的反函数、对偶函数。

2、已知函数,试分别用真值表、卡诺图、逻辑图(基本逻辑门)表示。

第 5 讲 逻辑函数的代数法化简

5.2 逻辑函数的代数化简随堂测验

1、y (a,b,c)=∑m(0,1,2,3)逻辑函数的化简式是( )
    a、
    b、
    c、
    d、

2、已知逻辑函数,与其相等的函数为()
    a、
    b、
    c、
    d、

第 5 讲 逻辑函数的代数法化简--单元测验

1、代数法化简逻辑函数的表达式,通常是()
    a、与或式
    b、与或非
    c、与非
    d、或与非

2、代数法化简
    a、
    b、
    c、
    d、

3、化简逻辑函数
    a、
    b、
    c、
    d、

4、化简函数
    a、
    b、
    c、
    d、

5、证明两个逻辑函数相等的方法()
    a、通过分别计算两个逻辑函数真值表相同的方法;
    b、通过分别化出两个函数的最简式相同来判断
    c、通过分别画出两个逻辑函数的逻辑图相同来判断
    d、在输入变量全部组合顺序相同的情况下,通过分别画出两个输出波形的输出值相同来判断

6、函数的基本表达形式是()
    a、与或式
    b、与非-与非式
    c、或与式
    d、或非-或非式

7、逻辑函数的与或式一定是最简式

8、逻辑函数的最简式一定是与或式

9、逻辑函数的基本表达形式是与或式、或与式。

10、

11、

第 5 讲 逻辑函数的代数法化简--单元作业

1、将逻辑函数分别变换成与或式、与非-与非式、与或非式、或与式、或非-或非式

2、将化为最简的与或式

第 9 讲 mos集成门电路

9.1 cmos反相器电路及其特性随堂测验

1、cmos反相器电路是由()各一个器件构成的
    a、增强型pmos工作管和耗尽型nmos负载管
    b、增强型nmos管和耗尽型pmos管
    c、增强型nmos工作管和增强型pmos负载管
    d、增强型pmos管和耗尽型nmos管

2、cmos反相器比ttl非门低功耗

9.2 其他典型cmos集成门电路随堂测验

1、对cmos与非门电路,其多余输入端正确处理方法是()
    a、通过大电阻接地
    b、通过小电阻接地
    c、悬空
    d、通过电阻接vcc

2、cmos集成门多余输入端可以悬空

9.3 ttl电路与cmos电路的接口随堂测验

1、ttl电路与cmos电路相连,需要考虑()。
    a、电平匹配
    b、电流匹配
    c、电阻匹配
    d、功率匹配

2、ttl电路驱动cmos电路,可以采用()。
    a、外加上拉电阻
    b、晶体三极管驱动
    c、外加下拉电阻
    d、二极管驱动

9.4 门电路使用注意事项随堂测验

1、cmos电路多余输入端悬空相当于输入高电平

2、ttl电路多余输入端悬空相当于输入高电平

3、ttl电路多余输入端可以悬空

第 9 讲 mos集成门电路--单元测试

1、集成cmos与非门多余输入端可以接()。
    a、电源正端
    b、电源地
    c、通过电阻接地
    d、悬空

2、cmos电路的电源电压范围较大,大约在( )。
    a、-5v~+5v
    b、3~18v
    c、5~15v
    d、+5v

3、cmos集成电路包含()管。
    a、pmos
    b、mos
    c、ttl
    d、nmos

4、cmos集成电路与ttl集成电路相比,具有()优点。
    a、工作电压范围宽
    b、功耗低
    c、带负载能力强
    d、速度快
    e、抗干扰能力强

5、集成cmos或非门电路多余输入端应该()。
    a、低电平
    b、高电平
    c、通过1k电阻接地
    d、通过1k电阻接电源正

6、ttl和cmos两种集成电路与非门,其闲置输入端都可以悬空处理

7、cmos电路的带负载能力和抗干扰能力均比ttl电路强

8、集成cmos电路的多余输入端可以悬空,相当于接高电平。

9、集成cmos与门电路多余输入端应该接()电平。

10、cmos集成电路与ttl集成电路相比,最突出的优点是()。

第 9 讲 mos集成门电路--单元作业

1、如图 所示cmos电路,已知各输入波形a、b、c如图(b)所示,r=10kw,请画出f端的波形。

2、由cmos传输门和反相器构成的电路如图所示,试画出在图(b)波形作用下的输出uo的波形(ui1=10v ui2=5v)。

第 7 讲 逻辑门基础

7.1 门电路概述随堂测验

1、门电路是组合逻辑的单元电路

2、逻辑1对应于高电平,对应于5v,逻辑0对应于低电平,对应于0v

3、正逻辑就是用逻辑1表示高电平,逻辑0表示低电平

7.2 半导体器件的开关特性随堂测验

1、二极管的具有单向导电性

2、三极管有饱和、截止、放大三个工作区

7.3 分立元件门电路随堂测验

1、基本逻辑门电路包括()。
    a、与门
    b、或门
    c、非门
    d、异或门

2、复合逻辑门电路包括()。
    a、与非
    b、或非
    c、异或
    d、或门

3、逻辑门电路是数字系统的最小单元电路

第 7 讲 逻辑门基础--单元测试

1、具有“有1出0、全0出1”功能的逻辑门是()。
    a、与非门
    b、或非门
    c、异或门
    d、同或门

2、具有“有0出1、全1出0”功能的逻辑门电路是( )。
    a、或非门
    b、与非门
    c、与门
    d、或门

3、一个四输入的与非门,使其输出为0的输入变量取值组合有( )种。
    a、15
    b、1
    c、3
    d、7

4、一个两输入端的门电路,当输入为1 0时,输出不是1的门电路为( )。
    a、与非门
    b、或门
    c、或非门
    d、异或门

5、基本逻辑门电路有()。
    a、与门
    b、或门
    c、非门
    d、与或非门

6、属于复合逻辑门电路的是()。
    a、与或非
    b、异或门
    c、与门
    d、与非门

7、所有的集成逻辑门,其输入端子均为两个或两个以上。

8、利用与门、或门、非门可以构成复合门。

9、逻辑门电路是数字逻辑电路中的最基本单元。

10、一个四输入的与非门,使其输出为1的输入变量取值组合有15种。

11、如果需要实现逻辑关系,需要()个2输入与门、一个2输入或门和一个非门组成

12、能够实现“有1出0、全0出1”功能的门电路是()门。

第 7 讲 逻辑门基础--单元作业

1、已知输入信号a、b的波形和输出y1、y2、y3、y4的波形如图所示,试判断各为哪种逻辑门,并画出相应逻辑门图符号,写出相应逻辑表达式。

第 8 讲 ttl集成门电路

8.1 ttl集成门电路随堂测验

1、ttl与非门多余输入端可以接低电平。(       )

2、ttl与非门的ui≤uoff时,与非门(),输出() ,ui≥uon时,与非门 (),输出 ()      。

3、典型的ttl与非门电路使用的电源电压为(),其输出高电平为(),输出低电平为()

8.2 ttl集成门外特性随堂测验

1、ttl集成门外特性包括()。
    a、电压传输特性
    b、输入伏安特性
    c、输入电阻特性
    d、输出伏安特性

2、ttl集成门电路输入端通过电阻接电源地,相当于接低电平

3、ttl集成门电路输入端通过电阻接电压vcc,相当于接高电平

8.3 oc门及其应用随堂测验

1、采用oc门主要解决了()
    a、ttl门输出端不能相与的问题
    b、ttl门输出端不能线与的问题
    c、ttl门输出端不能相或的问题
    d、ttl门输出端不能相异或的问题

2、有些oc门能直接驱动小型继电器()

3、oc门称为().多个oc门输出端并接到一起可实现()

8.4 三态门及其应用随堂测验

1、三态门的三种输出状态是()
    a、低电平、高电平、饱和态
    b、低电平、高电平、高阻态
    c、高电平、高阻态、饱和态
    d、低电平、高阻态、饱和态

2、ttl三态门的输出级具有推拉式结构,输出阻抗较低,因而其速度比oc门()
    a、慢一些
    b、快一些
    c、快得多
    d、慢得多

3、三态门有高电平和低电平二种状态。( )

第 8 讲 ttl集成门电路--单元测验

1、ttl电路的电源电压为( )v。
    a、-5v~+5v
    b、3~18v
    c、5~15v
    d、+5v

2、若将一个ttl异或门当做反相器使用,则异或门的a和b输入端应:( )。
    a、b输入端接高电平,a输入端做为反相器输入端
    b、b输入端接低电平,a输入端做为反相器输入端
    c、a、b两个输入端并联,做为反相器的输入端
    d、不能实现

3、( )的输出端可以直接并接在一起,实现“线与”逻辑功能。
    a、ttl与非门
    b、三态门
    c、oc门
    d、异或门

4、( )在计算机系统中得到了广泛的应用,其中一个重要用途是构成数据总线。
    a、三态门
    b、ttl与非门
    c、异或门
    d、oc门

5、oc门能够实现()功能
    a、线与
    b、电平转换
    c、降低功耗
    d、提高速度

6、ttl oc门可以实现“线与”逻辑功能

7、ttl集成电路与非门,其闲置输入端不可以悬空处理。

8、74ls 系列产品是ttl集成电路的主流,应用最为广泛。

9、74ls系列集成电路属于ttl型。

10、oc门可以不仅能够实现“总线”结构,还可构成与或非逻辑。

11、ttl电路的带负载能力用扇出系数来表示,扇出系数表示集成电路带门电路的个数多少。

12、集成电极开路的ttl与非门又称为()门。

第 8 讲 ttl集成门电路--单元作业

1、要实现图中各ttl门电路输出端所示的逻辑关系,各门电路的接法是否正确?如不正确,请予更正。

2、电路如图(a)所示,其输入变量的波形如图(b)所示。试判断图中发光二极管在哪些时段会亮。

第10讲 组合电路的分析与设计方法

10.1 组合逻辑电路分析随堂测验

1、1、电路如图所示,输出端l的表达式为( )。
    a、
    b、
    c、
    d、

2、2、分析下图所示电路,输出函数f的表达式为( )。
    a、
    b、
    c、
    d、

3、组合逻辑电路的输出与输入的关系可用真值表和逻辑函数描述。( )

10.2 组合逻辑电路设计随堂测验

1、下图中,a、b为某逻辑电路的输入波形,y为输出波形,则该逻辑电路为( )。
    a、与门
    b、与非门
    c、同或门
    d、或非门

2、设计一个裁判表决电路。裁判组由三个人组成:主裁判a、副裁判b和c。在判定一次比赛的结果时必须按照如下原则:只有当两个或两个以上裁判支持,并且其中有一个为主裁判时,比赛结果的裁决才有效。令a、b、c为1表示支持,为0表示反对。裁决y为1表示有效,为0表示无效。下列表达式中能够实现该电路功能的是( )。
    a、a bc
    b、a b c
    c、ab ac
    d、abc

3、组合逻辑电路的特点是:任何时刻电路的稳定输出,仅仅取决于该时刻各个输入变量的取值,与电路原来的状态无关。( )

10.3 组合逻辑电路中的竞争与险象随堂测验

1、请问如下图所示组合逻辑电路,下述描述错误的是( )。
    a、该电路会发生险象。
    b、该电路当a=c=0时会发生险象。
    c、该电路会发生“0”型险象。
    d、该电路可以通过增加冗余项(a c)消除险象。

2、组合逻辑电路消除竞争冒险的方法有 。
    a、修改逻辑设计
    b、在输出端接入滤波电容
    c、后级加缓冲电路
    d、屏蔽输入信号的尖峰干扰

3、逻辑冒险不可以通过修改逻辑设计来消除。( )

组合逻辑电路的分析与设计方法- 单元测验

1、用与非门和非门设计一个三位的偶校验器,即当三位数中有偶数个1时输出为1,否则为0。设三个输入分别为a、b、c,输出为f,则输出信号f的表达式为( )。
    a、
    b、
    c、
    d、

2、关于下面图示电路的功能,描述正确的是( )。
    a、输入变量abc中只要有1个变量取值为1,输出为1。
    b、输入变量abc中只要有2个或2个以上的变量取值为0,输出为1。
    c、输入变量abc中只要有2个或2个以上的变量取值相同,输出为1。
    d、当输入变量abc中3个变量的取值相同,输出为1。

3、对于下图所示电路,如果改用异或门实现该电路功能,至少需要( )个2输入的异或门。
    a、1
    b、2
    c、3
    d、4

4、对应逻辑电路可能产生险象的表达式是( )
    a、
    b、
    c、
    d、

5、下图所示组合逻辑电路,其功能是( )。
    a、8421码转余3码
    b、8421码转2421码
    c、二进制码转格雷码
    d、二进制码转8421码

6、如图所示电路中,y(a,b,c,d)的最小项表达式是( )。
    a、y=σm(1,2,3,4)
    b、y=σm(0,1,2,3,4)
    c、y=σm(5,6,7)
    d、y=σm(3,5,6,7)

7、ttl电路下图所示,输出能够实现 的电路是( )。
    a、a(上拉电阻合适)
    b、b
    c、c
    d、d
    e、e

8、组合逻辑电路输出和输入的关系可用( )表示。
    a、真值表
    b、状态表
    c、状态图
    d、逻辑表达式

9、函数,当变量的取值为 时,将出现冒险现象。
    a、b=c=1
    b、b=c=0
    c、a=1,c=0
    d、a=0,b=0

10、下列哪些是组合逻辑电路设计的步骤?( )
    a、根据所选择的门类型,变换并化简逻辑表达式
    b、列出逻辑函数表达式
    c、按照工程实际要求,列出电路真值表
    d、画出逻辑电路

11、常用的消除组合逻辑电路中竞争冒险的方法有三种:发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。( )

12、组合逻辑电路通常由逻辑门和触发器组合而成。( )

13、由逻辑门构成的电路是组合逻辑电路。

14、组合逻辑电路在任意时刻的稳定输出信号取决于 。

15、组合逻辑电路的输出只与当时的 状态有关,而与电路 的输入状态无关。它的基本单元电路是 。(答案之间以逗号分开)

组合逻辑电路的分析与设计方法-单元作业

1、用与非门设计四变量的多数表决电路,当输入变量a、b、c、d有3个或3个以上为1时输出为1,输入为其他状态时输出为0。

2、写出下图的逻辑函数式,并化简为最简与或式。

第11讲 编码器

11.1 编码器随堂测验

1、若在编码器中有50个编码对象,则输出二进制代码位数至少需要( )
    a、5
    b、6
    c、10
    d、50

2、具有互相排斥输入条件的编码器可以允许多个输入信号同时有效。

11.2 msi编码器及其应用随堂测验

1、编码器按照功能分为()
    a、一般编码器
    b、优先编码器
    c、集成编码器
    d、分立编码器

2、74148集成编码器属于反码输出。

编码器-单元测验

1、10线-4线优先编码器74ls147是高位优先编码电路(优先级最高),74ls147正常工作时,若输入信号,则输出为( )。
    a、0110
    b、1001
    c、1111
    d、0000

2、设计一个对1000个符号进行二进制编码,则至少要( )位二进制数码。
    a、3
    b、10
    c、1000
    d、11

3、8线—3线优先编码器的输入为 ,当优先级别最高的有效时,其输出的值是 。
    a、111
    b、000
    c、010
    d、101

4、电路在任何时刻只能有一个输入端有效。
    a、二进制译码器
    b、普通二进制编码器
    c、七段显示译码器
    d、优先编码器

5、对于8线-3线优先编码器,下面说法正确的是( )。
    a、有8根输入线,3根输出线
    b、有8根输入线,8根输出线
    c、有3根输入线,3根输出线
    d、有3根输入线,8根输出线

6、8线-3线优先编码器74ls148接通电源后,其选通输出端输出低电平,则其原因可能是( )
    a、电源有问题
    b、无有效编码输入
    c、选通输入端没有接地
    d、扩展端没有接高电平

7、8线-3线优先编码器74ls148接通电源后,无论编码输入怎样变化,所有输出均被封锁在高电平,则其原因可能是:( )
    a、电源有问题
    b、编码输入无效
    c、选通输入端没有接地
    d、扩展端没有接地

8、普通编码器的2个或2个以上的输入同时为有效信号时,输出将出现错误编码。( )

9、当2个或2个以上的输入同时为有效信号时,优先编码器将只对优先级别高的输入进行编码。( )

10、编码器在任何时刻只能对一个输入信号进行编码。( )

11、8线-3线优先编码器74ls148接通电源后,若编码信号输入从~依次为01000101,则其编码输出为 。

12、优先编码器的特点是允许同时输入多个编码信号,但只对其中 的信号进行编码。

编码器-单元作业

1、8线-3线优先编码器74ls148接成下图所示电路,分析电路实现功能

2、试用74hc147设计键盘编码电路键盘编码电路,十个按键分别对应十进制数0~9,编码器的输出abcd为8421bcd码。要求:按键9的优先级别最高,并且有gs工作状态标志,以说明按键没有按键按下和按键0按下两种情况。

第12讲 译码器

12.1 变量译码器随堂测验

1、为了使74ls138正常工作,使能输入端、和的电平应是( )。
    a、111
    b、110
    c、011
    d、100

2、二进制译码器相当于是一个最小项发生器,便于实现组合逻辑电路。

3、2线-4线二进制译码器的功能表如下表所示,欲将其改为四路分配器使用,应将使能端ei接 端,而输入端a、b作为 端。(答案以逗号分开)

12.2 二-十进制译码器随堂测验

1、一位8421bcd码译码器的数据输入线与译码输出线的组合是( )
    a、4:6
    b、2:4
    c、4:10
    d、1:10

2、74ls42译码器采用部分译码方式

3、二-十进制译码器的输出可以采用 方式和 方式实现

12.3 显示译码器随堂测验

1、数字式显示电路主要由译码器、驱动器电路和显示器三部分组成。译码器电路要将二进制数码转换成数码管能够接收的控制信号,驱动电路的作用是加大这一控制信号,显示器显示十进制数字或其他字符。

2、共阴接法发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来驱动。

3、共阴led数码管应与输出 电平有效的译码器匹配,而共阳led数码管应与输出 电平有效的译码器匹配。(答案之间以逗号分开)

译码器-单元测验

1、已知74ls138译码器的输入三个使能端,地址码a2a1a0=011时,则输出 y7 ~y0是( ) 。
    a、11111101
    b、10111111
    c、11110111
    d、11111111

2、一个译码器若有100个译码输出端,则译码器地址输入端至少有( )个。
    a、100
    b、6
    c、7
    d、8

3、用3-8线译码器74hc138可以构成6-64线译码器,需要( )片74hc138。
    a、10
    b、9
    c、8
    d、7

4、4位输入的二进制译码器,其输出应有( )位。
    a、1
    b、4
    c、8
    d、16

5、假设一低电平输出有效的四位二进制译码器的输入和输出信号分别为abcd和,该译码器正常工作时,若abcd=0110,则输出=( )
    a、z
    b、0
    c、1
    d、x

6、多路数据分配器可以直接由( )来实现。
    a、编码器
    b、多路数据选择器
    c、译码器
    d、多位加法器

7、4线-10线译码器输出状态只有f2=0,其余输出端都为1,则它的输入状态应取( )
    a、1000
    b、0100
    c、0010
    d、0001

8、下列芯片属于译码器的芯片是( )
    a、74ls148
    b、74ls138
    c、74ls48
    d、74ls42

9、下列可以作为数据分配器的有( )。
    a、74ls138
    b、74ls48
    c、74ls148
    d、74ls139

10、译码器实现组合逻辑函数时,依据的是逻辑函数的最简与或表达式。( )

11、一个n位的二进制译码器有个输出端。( )

12、译码器,顾名思义就是把高低电平信号翻译成二进制代码。

13、判断实现函数图示电路接法的对错。

14、二进制译码器的每一个输出信号就是输入变量的一个最小项。( )

15、是编码的逆过程。

16、用译码器来实现计算机输入/输出接口地址译码电路时,若所采用的译码器有3位地址码,则最多能控制 台输入/输出设备。

译码器单元作业

1、3线-8线译码器74ls138及门电路组成的组合逻辑电路如题下图所示。其中,输入信号为地址线。试写成译码器各位输出所实现的地址

2、已知一组合逻辑电路,输入a、b、c波形和输出f1、f2的波形如图所示(输入波形按此规律周期性变化),列出该电路的真值表,写出f1、f2最小项输出表达式,用74ls138实现该电路。

第13讲 分配器和选择器

13.1 数据分配器与数据选择器随堂测验

1、一个十六路数据选择器,其地址输入(选择控制端输入)端有 个。
    a、2
    b、4
    c、8
    d、16

2、八路数据分配器,其数据输入端有 个。
    a、1
    b、2
    c、4
    d、8

3、能将一个数据,根据需要传送到多个输出端的任何一个输出端的电路,称为数据选择器。( )

13.2 msi数据选择器及其应用随堂测验

1、四选一数据选择器的数据输出y与数据输入xi和地址码ai之间的逻辑表达式为y= 。
    a、
    b、
    c、
    d、

2、用4选1数据选择器实现两个三变量的逻辑函数f,最少需要 个4选1数据选择器。
    a、4
    b、3
    c、2
    d、1

3、数据分配器与数据选择器的功能相反,它能将一个数据分配到许多通道电路中。

分配器和选择器-单元测验

1、用四选一数据选择器实现函数,应使( )。
    a、d0=d1=0,d2=d3=1
    b、d0=d1=1,d2=d3=0
    c、d0=d2=0,d1=d3=1
    d、d0=d2=1,d1=d3=0

2、多路数据分配器可以直接由( )来实现。
    a、编码器
    b、多路数据选择器
    c、译码器
    d、多位加法器

3、实现多输入、单输出逻辑函数,应选( )。
    a、数据分配器
    b、译码器
    c、编码器
    d、数据选择器

4、实现单输入、多输出逻辑函数,应选( )。
    a、编码器
    b、译码器
    c、数据分配器
    d、数据选择器

5、1路-4路数据分配器有( )。
    a、四个数据输入端,两个选择控制端,一个数据输出端
    b、四个数据输入端,一个选择控制端,一个数据输出端
    c、一个数据输入端,两个选择控制端,四个数据输出端
    d、一个数据输入端,一个选择控制端,四个数据输出端

6、已知用8选1数据选择器74ls151构成的逻辑电路如下图所示,则输出f的最简“与或”逻辑函数表达式是( )
    a、
    b、f=
    c、
    d、

7、以下电路中,加以适当辅助门电路, 适于实现单输出组合逻辑电路。
    a、二进制译码器
    b、数据选择器
    c、优先编码器
    d、显示译码器

8、在下列逻辑电路中,属于组合逻辑电路的有 。
    a、译码器
    b、编码器
    c、寄存器
    d、数据选择器

9、利用数据选择器可以实现数据分配器的功能。

10、数据选择器和数据分配器的功能正好相反,互为逆过程。

11、数据选择器又称为多路选择器或多路开关电路,这种电路就相当于一个单刀单掷选择开关电路,当有控制信号时,该选择器处于接通状态,传输数据,相当于开关的接通状态。当没有控制信号时,该选择器处于断开状态,此时不能传输数据。

12、数据选择器是在选择信号的作用下,从______中选择某一数据或一个数据作为输出的组合逻辑电路。

13、只用4选1数据选择器扩展形成16选1数据选择器,需要 个4选1数据选择器

14、一个32选1数据选择器有 个地址输入信号

分配器和选择器-单元作业

1、设计由三个开关共同控制一盏灯的控制电路,当任何一个开关动作(由断开到闭合,或者由闭合到断开)时,灯的状态均要发生改变(由灭变亮,或者由亮变灭)。设开关闭合为1,断开为0,灯亮为1,灯灭为0;开关全断开时灯灭。要求列真值表、写出表达式,并用一个4选1数据选择器实现。

2、设计一个4位自然二进制码(abcd)判奇电路,当输入abcd中1的个数为奇数时,输出为1,否则为0。用数据选择器74ls151实现电路功能。

第14讲 加法器

加法器随堂测验

1、全加器的本位和输出与输入的函数关系为 。
    a、与
    b、或
    c、异或
    d、同或

2、实现两个一位二进制数相加的电路叫全加器。( )

3、对两个加数a和b进行半加,产生的向高位的进位信号c的表达式为c=( )

加法器-单元测验

1、某组合逻辑电路的输入(a、b、c)输出波形(x、y)如下图所示,则其逻辑功能是( )
    a、编码器
    b、半加器
    c、全加器
    d、译码器

2、四位超前进位加法器74ls283提高了工作速度,原因在于( )
    a、各位的进位是依次传递的
    b、它是四位串行进位加法器
    c、内部具有四个全加器
    d、各位的进位是同时传递的

3、下图所示为2个4位二进制数相加的串接全加器逻辑电路图,运算后的cos3s2s1s0结果是( )
    a、11000
    b、11001
    c、10110
    d、10101

4、半加器的进位输出端与输入端的逻辑关系是( )
    a、与非
    b、或非
    c、与
    d、异或

5、在下列逻辑电路中,不是组合逻辑电路的有( )
    a、译码器
    b、编码器
    c、全加器
    d、计数器

6、串行加法器的进位信号采用( )传递,并行加法器的进位信号采用( )传递
    a、超前,逐位
    b、逐位,超前
    c、逐位,逐位
    d、超前,超前

7、用n个一位全加器串接起来,构成的n位加法器的优、缺点是( )
    a、电路简单,运行速度快
    b、电路复杂,运行速度快
    c、电路简单,运行速度慢
    d、电路复杂,运行速度慢

8、利用四位二进制加法器74ls283可以实现 ( )的逻辑功能。
    a、加法
    b、减法
    c、8421bcd码转换为余3码
    d、余3码转换为8421bcd码

9、下列哪些是加法器?( )
    a、74ls183
    b、74ls138
    c、74ls283
    d、74ls148

10、串行进位加法器的缺点是运算速度慢,优点是电路结构简单。超前进位加法器的优点是运算速度快,缺点是电路结构复杂。( )

11、实现两个一位二进制数和来自低位的进位相加的电路叫全加器。( )

12、加法器可以实现减法运算。( )

13、四个全加器可以组成一个串行进位的四位数加法器( )

14、两个二进制数之间的算术运算无论是加、减、乘、除,目前在数字计算机中都是化为若干步 运算和移位进行的。

15、由加法器构成的代码变换电路如下图所示。若输入信号b3、b2、b1、b0为8421bcd码,则输出端s3、s2、s1、s0是 代码。

加法器-单元作业

1、请用742ls83设计实现一个可控余3码至8421bcd码和8421bcd码至余3码转换电路。当x=0时实现8421bcd码至余3码,x=1时实现余3码至8421bcd码。

2、由4位加法器74ls283构成的逻辑电路如图所示,m和n为控制端,试分析该电路功能。

第15讲 数值比较器

数值比较器及其应用随堂测验

1、用两片4位比较器74ls85串联接成8位数值比较器时,低位片中的la>b、la<b、la=b所接的电平应为( )。
    a、111
    b、100
    c、001
    d、110

2、比较两个1位二进制数a和b大小的1位数值比较器中,其输出的表达式为

3、数值比较器在比较两个多位数的大小时,是按照从低位到高位的顺序逐位比较的。

数值比较器-单元测验

1、采用4位比较器74ls85对两个四位二进制数进行比较时,先比较( )位。
    a、次高
    b、最高
    c、最低
    d、次低

2、分析下图所示的组合电路,输出函数表达式和电路的逻辑功能为( )
    a、
    b、
    c、
    d、

3、用图(a)所示电路与图b所示集成四位数码比较器构成一个五位数码比较器,l、 q、 g分别接到74ls85的串行输入端 、 、 。
    a、a>b;a    b、ab;a=b
    c、a>b;a=b;a    d、ab

4、欲设计一个8位数值比较器,需要( )位数据输入及3位输出信号。
    a、16
    b、12
    c、10
    d、8

5、下列叙述错误的是:( )
    a、数值比较器可以比较数字大小
    b、译码器也可以当做数据分配器使用
    c、编码器可分为普通编码器和优先编码器
    d、实现两个一位二进制数相加的电路叫全加器

6、74ls85为四位二进制数据比较器。如果只进行4位数据比较,那么三个级联输入端ab,a=b应为:( )
    a、ab接地,a=b接地
    b、ab接高电平,a=b接高电平
    c、ab接高电平,a=b接地
    d、ab接地,a=b接高电平

7、用比较器的相等输出端,可以用于下列哪些功能应用( )
    a、两组数小于的判断
    b、数字电子锁
    c、不相等条件的判断
    d、不相等条件的判断

8、在下列逻辑电路中,是组合逻辑电路的有( )
    a、编码器
    b、译码器
    c、数值比较器
    d、数据选择器

9、下列( )从功能上说属于一对反操作。
    a、译码器和编码器
    b、译码器和数据选择器
    c、译码器和数据分配器
    d、数据选择器和数据分配器

10、数值比较器一般仅能比较两个数值是否相等。

11、数值比较器的串行级联扩展法结构简单,但运算速度通常比并联扩展方式低。

12、数值比较器的扩展使用时,如需有较高的运算速度,则需采用 扩展方式。

13、采用并行连接的方式进行数值比较器的扩展时,其特点是:电路结构( ),工作速度( )。(答案请用,隔开)

数值比较器-单元作业

1、试用数值比较器74ls85和必要的逻辑门设计一个余3码有效监测电路,当输入为余3码时,输出为1,否则为0。

2、用3片4位数值比较器74ls85组成的12位数值比较器的接线图。(用并行比较法实现)

第16讲 基本rs触发器

16.1 触发器概述随堂测验

1、或非门构成的基本rs触发器的输入/s=1、/r=0,当输入/s变为0时,触发器的输出将会()。
    a、置位
    b、复位
    c、不变
    d、翻转

2、低电平有效的与非门构成的基本rs触发器的约束条件是()。
    a、/s /r=0
    b、/s /r=1
    c、/s/r=0
    d、/s/r=1

3、基本rs触发器具有()功能
    a、置0
    b、置1
    c、翻转
    d、保持

4、由与非门构成的基本rs触发器不允许同时出现/r/s=1的情况

5、触发器有两个互补的输出端(q)和(q非)端,触发器的状态指的是______端的状态.(选填:q、q非)

6、触发器的现态表示为________。(选填:qn、qn 1)

16.2 基本rs触发器工作原理随堂测验

1、用与非门构成的基本rs触发器处于1状态时,其输入信号/r/s应为( ),“/r”和”/s“表示低电平有效
    a、/r/s=00
    b、/r/s=10
    c、/r/s=01
    d、/r/s=11

2、与非门构成的基本rs触发器的输入/s=0,/r=0时,其输出状态为()。,“/r”和”/s“表示低电平有效
    a、q=0,/q=1
    b、q=1,/q=0
    c、q=1,/q=1
    d、q=0,/q=0

3、触发器是由逻辑门电路组成,所以它的功能特点是( )
    a、和逻辑门电路功能相同
    b、它有记忆功能
    c、没有记忆功能
    d、全部是由门电路组成的

4、激励信号有约束条件的触发器是( )
    a、rs触发器
    b、d触发器
    c、jk触发器
    d、t触发器

5、基本rs触发器在触发脉冲消失后,输出状态将( )
    a、随之消失
    b、发生翻转
    c、恢复原态
    d、保持现态

16.3 基本rs触发器描述方法随堂测验

1、n个触发器可以构成能寄存( )位二进制数码的寄存器
    a、n-1
    b、n
    c、n 1
    d、2n

2、存储8位二进制信息要( )个触发器。
    a、2
    b、3
    c、4
    d、8

3、下列触发器中,没有约束条件的是( )
    a、基本rs触发器
    b、主从rs触发器
    c、同步rs触发器
    d、边沿d触发器

4、下图所示由与非门构成的基本rs触发器,当/s为高电平输入,/r也为高电平输入,则q、 /q状态是()
    a、q=0、/q=1
    b、q不变、/q不变
    c、q=1、/q=0
    d、q不定、/q不定

5、与非门构成的基本rs触发器,当/s=0、/r=1时,触发器处于( )
    a、原状态
    b、0状态
    c、1状态
    d、状态不确定

6、触发器与组合逻辑电路比较
    a、两者都有记忆能力
    b、只有组合逻辑电路有记忆功能
    c、只有触发器具有记忆能力
    d、两者都没有记忆能力

第16讲 基本rs触发器-单元测试

1、对于触发器和组合逻辑电路,以下(    )的说法是正确的。
    a、两者都有记忆能力
    b、两者都无记忆能力
    c、只有组合逻辑电路有记忆能力
    d、只有触发器有记忆能力

2、用与非门构成的,输入信号高电平有效的基本rs触发器,当输入信号s= 0、r= 1  时,其逻辑功能为(        ) 
    a、置1
    b、置0
    c、保持
    d、不定

3、下列触发器中,输入信号直接控制输出状态的是(    )
    a、基本rs触发器
    b、钟控rs触发器
    c、主从jk触发器
    d、维持阻塞d触发器

4、输入信号高电平有效的 rs触发器中,不允许的输入是(       )
    a、rs=00
    b、rs=01
    c、rs=10
    d、rs=11

5、触发器有两个稳定状态,一个是现态,一个是次态。

6、触发器有两个稳定状态,在外界输入信号的作用下,可以从一个稳定状态转变为另一个稳定状态。

7、同一逻辑功能的触发器,其电路结构一定相同。

8、触发器具有( )个稳定状态

9、在基本rs触发器中,输入端dr或/dr能使触发器处于( )状态

10、在基本rs触发器中,输入端ds或/ds能使触发器处于( )状态

第16讲 基本rs触发器-单元作业

1、请画出由与非门和或非门构成的基本触发器结构

2、如何在结构上将与非门构成的基本触发器低电平有效的复位及置数端变为高电平有效的复位及置数端

3、如何在结构上将或非门构成的基本触发器高电平有效的复位及置数端变为低电平有效的复位及置数端

第17讲 触发器电路结构及动作特点

17.1 同步触发器的电路结构及动作特点随堂测验

1、一个触发器可记录一位二进制代码,它有( )个稳态。
    a、0
    b、1
    c、2
    d、3

2、.触发器是一种(      )
    a、单稳态电路
    b、双稳态电路
    c、三稳态电路
    d、无稳态电路

3、时钟触发器产生空翻现象的原因是因为采用了(        )
    a、主从触发方式
    b、上升沿触发方式
    c、下降沿触发方式
    d、电位触发方式

4、在下列触发器中,有约束条件的是( )
    a、主从jk触发器
    b、主从d触发器
    c、同步rs触发器
    d、边沿d触发器

5、同步触发器根据输入信号,发生翻转是在钟脉冲cp的(    )
    a、低电平期间
    b、高电平期间
    c、上升沿时刻
    d、下降沿时刻

6、抗干扰能力较差的触发方式是(    )
    a、同步触发
    b、上升沿触发
    c、下降沿触发
    d、主从触发

7、触发器连接成计数器时,产生空翻的触发器是(    )
    a、主从jk触发器
    b、同步rs触发器
    c、边沿型jk触发器
    d、主从d触发器

8、同步d 触发器的q 端和d 端的状态在任何时刻都是相同的。

9、同一逻辑功能的触发器,其电路结构一定相同。

10、同步式触发器的状态会随输入信号的改变而多次翻转,这种现象称为

17.2 主从触发器(一)随堂测验

1、主从rs触发器产生翻转是在时钟脉冲的(    )。
    a、高电平期间
    b、低电平期间
    c、上升沿时刻
    d、下降沿时刻

2、主从r-s触发器的工作特点是:在时钟信号( )接收输入信号。

3、主从r-s触发器的工作特点是:在时钟信号( )翻转。

17.3 主从触发器(二)随堂测验

1、时序逻辑电路的状态一般由其( )的组合确定
    a、外部输入
    b、外部输出
    c、内部输入
    d、内部输出

2、边沿控制触发的触发器的触发方式为(     )。
    a、上升沿触发
    b、下降沿触发
    c、可以是上升沿触发,也可以是下降沿触发
    d、可以是高电平触发,也可以是低电平触发

3、对于jk触发器,输入j=0、k=1,cp脉冲作用后,触发器的q应为(    )
    a、0
    b、1
    c、可能是0,也可能是1
    d、与qn有关

4、jk触发器在cp脉冲作用下,若使输出翻转,则输入信号应为(    )
    a、j=k=1
    b、j=q,k=/q
    c、j=/q,k=q
    d、j=k=0

5、触发器有两个稳定状态,在外界输入信号的作用下,可以从一个稳定状态转变为另一个稳定状态。

6、jk触发器在cp作用下,若j=k=1,其状态保持不变。

7、jk触发器在cp作用下,若j=/k,其状态保持不变。

8、与主从触发器相比,( )触发器的抗干扰能力较强。

17.4 边沿触发器(双极型)随堂测验

1、当维持-阻塞d触发器的异步置0端 =0时,触发器的次态_________。
    a、与cp和d有关
    b、与cp和d无关
    c、只与cp有关
    d、只与d有关

2、对于jk触发器,若j=k=1,则可完成________触发器的逻辑功能。
    a、rs
    b、d
    c、t
    d、t'

3、触发器按功能可分为: rs触发器、________触发器、d触发器、t触发器等。

4、一个 jk 触发器有_______个稳态.(填写:数字1、2、3...)

5、将jk触发器转换为d触发器,需要将j=_______;(选填:d、d非)

6、将jk触发器转换为d触发器,需要将k=_______;(选填:d、d非)

7、当d=______时,d触发器可实现状态翻转的逻辑功能。(选填:0、1、q、q非)

17.5 边沿触发器(mos型)随堂测验

1、为了使触发器克服空翻与振荡,应采用( )。
    a、cp高电平触发
    b、cp低电平触发
    c、cp低电位触发
    d、cp边沿触发

2、按逻辑功能的不同,双稳态触发器可分为( )。
    a、rs 、jk 、d 、t
    b、主从型和维持阻塞型
    c、ttl 型和mos 型
    d、上述均包括

3、按触发器触发方式的不同,双稳态触发器可分为( )
    a、高电平触发和低电平触发
    b、上升沿触发和下降沿触发
    c、电平触发或边沿触发
    d、输入触发或时钟触发

4、为防止“空翻”,应采用( )结构的触发器
    a、ttl
    b、mos
    c、主从
    d、维持阻塞

5、仅具有保持和翻转功能的触发器是rs 触发器。

6、基本的rs 触发器具有“空翻”现象。

7、维持阻塞d 触发器状态变化在cp 下降沿到来时。

8、与主从触发器相比,( )触发器的抗干扰能力较强。

第17讲 触发器电路结构及动作特点-单元测试

1、仅具有置“0”和置“1”功能的触发器是( )。
    a、基本rs 触发器
    b、钟控rs 触发器
    c、d 触发器
    d、jk 触发器

2、由与非门组成的基本rs 触发器不允许输入的变量组合r s ⋅为( )
    a、00
    b、01
    c、10
    d、11

3、触发器由门电路构成,但它不同门电路功能,主要特点是具有( )
    a、翻转功能
    b、保持功能
    c、记忆功能
    d、置0置1功能

4、下列触发器中有约束条件的是( )
    a、基本rs触发器
    b、边沿d触发器
    c、主从jk触发器
    d、t触发器

5、触发器的状态转换图如下,则它是:( )
    a、t触发器
    b、sr触发器
    c、jk触发器
    d、d触发器

6、采用主从结构的触发器,则触发方式为( )
    a、电平触发方式
    b、脉冲触发方式
    c、边沿触发方式
    d、不确定

7、设图中所有触发器的初始状态皆为0,找出图中触发器在时钟信号作用下,输出电压波形恒为0的是:( )图。
    a、
    b、
    c、
    d、

8、“空翻”是指( )
    a、在时钟信号作用时,触发器的输出状态随输入信号的变化发生多次翻转
    b、触发器的输出状态取决于输入信号
    c、触发器的输出状态取决于时钟信号和输入信号
    d、总是使输出改变状态

9、j=k=1时,jk触发器的时钟输入频率为120hz,q输出为( )
    a、保持为高电平
    b、保持为低电平
    c、频率为60hz的方波
    d、频率为240hz的方波

10、6.触发器引入时钟脉冲的目的是( )
    a、改变输出状态为高电平
    b、改变输出状态
    c、改变输出状态的时刻受时钟脉冲的控制
    d、保持输出状态的稳定性

11、jk触发器在cp作用下,若j=k=0,则触发器置0(即复位)。

12、按触发方式可以分为: 电平触发 、 脉冲触发 、 ( )触发 。

第17讲 触发器电路结构及动作特点-单元作业

1、什么叫主从触发器的一次变化现象?

2、主从型触发器与维持阻塞型触发器对触发脉冲各有什么要求

第18讲 触发器的逻辑功能描述及应用

18.1 触发器逻辑功能描述随堂测验

1、下列几种触发器中,哪种触发器的逻辑功能最灵活( )
    a、d型
    b、jk 型
    c、t型
    d、rs型

2、要使jk触发器的状态和当前状态相反,所加激励信号j和k 应该是
    a、00
    b、01
    c、10
    d、11

3、对边沿jk触发器,在cp为高电平期间,当j=k=1时,状态会翻转一次。

4、jk触发器只要j,k端同时为1,则一定引起状态翻转。

5、jk触发器在cp作用下,若j=k=1,其状态保持不变。

6、所谓上升沿触发,是指触发器的输出状态变化是发生在cp=1期间。

7、边沿触发型d触发器的输出状态取决于cp=1期间输入d的状态。

18.2 不同功能触发器间的转换随堂测验

1、对于t触发器,当t=( )时,触发器处于保持状态。
    a、0
    b、1
    c、均可
    d、以上都不对

2、使j=k=d,就可实现jk触发器到d触发器的功能转换。

3、d触发器的特性方程为qn 1=d,与qn无关,所以它没有记忆功能。

4、图示由d触发器构成的jk触发器是下降沿触发

5、对于jk触发器,若j=k,则可完成()触发器的逻辑功能。

6、对于jk触发器,若j=/k,则可完成()触发器的逻辑功能。

18.3 触发器应用随堂测验

1、欲使d触发器按qn 1=qn工作,应使输入d=( )
    a、0
    b、1
    c、q
    d、/q

2、为实现将jk触发器转换为d触发器,应使( ) 。
    a、j=d,k=/d
    b、k=d,j=/d
    c、j=k=d
    d、j=k=d

3、同步rs触发器可以用于键盘消抖电路

4、设计4路抢答电路,至少需要( )个d触发器?

第18讲 触发器的逻辑功能描述及应用-单元测验

1、要使jk触发器的状态由0转为1,所加激励信号jk应为( )
    a、0×
    b、1×
    c、×1
    d、×0

2、对于d触发器,若cp脉冲到来前所加的激励信号d=1,可以使触发器的状态( )
    a、由0变0
    b、由×变0
    c、由1变0
    d、由×变1

3、若基本触发器的初始输入为 r反为0,s反为 =1,当 r反由“0”→“1”且同时 s反由“1”→“0”时,触发器的状态变化为( )。
    a、“0”→“1”
    b、“1”→“0”
    c、不变
    d、不定

4、对于t触发器,当t=( )时,触发器处于保持状态。
    a、0
    b、1
    c、0,1均可
    d、以上都不对

5、对于jk触发器,若j=k,则可完成( )触发器的逻辑功能。
    a、rs
    b、d
    c、t
    d、t'

6、要使jk触发器在时钟作用下的次态与现态相反,jk端取值应为( )
    a、00
    b、01
    c、10
    d、11

7、触发器的反转条件是由触发输入与时钟脉冲共同决定的。( )

8、d触发器只有时钟脉冲上升沿有效的品种。

9、同步rs触发器用在开关去抖中得到应用。

10、同步触发器存在空翻现象,而边沿触发器和主从触发器克服了空翻。

11、图中所示d触发器是上升沿触发器

第18讲 触发器的逻辑功能描述及应用-单元作业

1、已知主从jk触发器j、k的波形如图所示,画出输出q的波形图(设初始状态为0)

2、已知同步d触发器的输入信号波形,画出输出q端信号波形。

第 19 讲 时序逻辑电路的特点及描述方法

19.1 时序逻辑电路的特点分类及方程描述随堂测验

1、时序电路的组成包括()。
    a、组合逻辑电路
    b、存储器
    c、门
    d、触发器

2、属于时序电路的器件()。
    a、触发器
    b、存储器
    c、译码器
    d、编码器

3、属于组合逻辑器件()。
    a、译码器
    b、编码器
    c、数据选择器
    d、触发器

4、时序逻辑电路方程描述方法()。
    a、驱动方程
    b、状态方程
    c、输出方程
    d、代数方程

5、时序逻辑电路一定存在反馈网络,存在反馈网络的一定是时序电路

6、时序逻辑电路一定具有“记忆”功能

19.2 时序逻辑电路的图表描述随堂测验

1、时序电路的图表描述方法包括()。
    a、状态转换表
    b、状态转换图
    c、时序图
    d、状态转换真值表

2、时序逻辑电路的描述方法有()。
    a、驱动方程
    b、状态方程
    c、时序图
    d、状态表

3、时序逻辑电路所有描述方法之间可以互相转换

第 19 讲 时序逻辑电路的特点及描述方法-单元测试

1、时序逻辑电路通常()必不可少。
    a、存储器
    b、门电路
    c、组合逻辑电路
    d、与、或、非逻辑门电路

2、可以作为时序逻辑电路的存储电路是()
    a、触发器
    b、加法器
    c、比较器
    d、译码器

3、时序逻辑电路的描述方法有()
    a、逻辑表达式
    b、状态图
    c、状态表
    d、状态方程
    e、时序图

4、时序电路的方程描述包括()
    a、输出方程
    b、状态方程
    c、驱动方程
    d、代数方程

5、时序逻辑电路一定存在反馈支路

6、存在反馈支路的组合逻辑电路一定是时序逻辑电路

7、同步时序电路一定是莫尔(moore)型电路

8、描述时序逻辑电路的任意一种方法之间都可以相互转换

9、时序逻辑电路的存储电路通常由()组成

10、时序逻辑电路通过存储器实现()功能

第 19 讲 时序逻辑电路的特点及描述方法-单元作业

1、已知时序逻辑电路的状态图,分别画出其状态表、时序图。

第 20 讲 时序逻辑电路的分析

20.1 同步时序逻辑电路分析随堂测验

1、同步时序逻辑电路分析主要包括()。
    a、驱动方程和状态方程
    b、输出方程
    c、状态表和状态图
    d、功能描述

2、本讲讨论的同步时序逻辑电路分析方法实际是讨论基于触发器电路组成的同步时序电路分析方法

3、同步时序逻辑电路分析方法比异步时序逻辑电路分析方法简单

20.2 异步时序逻辑电路分析随堂测验

1、异步时序电路与同步时序电路的主要区别在于异步时序电路()。
    a、触发器没有统一的时钟
    b、没有输出电路
    c、属于莫尔型电路
    d、属于米尼型电路

2、通过异步时序逻辑电路分析的()过程就能够分析出该电路的逻辑功能。
    a、驱动方程
    b、时钟方程
    c、状态方程
    d、状态表

3、时序逻辑电路的分析一定要考虑该电路是否具有自启动能力。

第 20 讲 时序逻辑电路的分析-单元测试

1、时序逻辑电路与组合逻辑电路的区别,主要在于()
    a、是否有门电路
    b、是否有时钟
    c、是否有存储电路
    d、是否译码器

2、同步时序电路与异步时序电路的区别,在于()
    a、是否有反馈支路
    b、是否有触发器
    c、是否有外部时钟
    d、外部时钟信号是否同时作用于触发器的时钟端

3、异步时序电路的分析方法与异步时序电路分析方法的区别在于()
    a、考虑每个触发器的输出方程
    b、考虑每个触发器的状态方程
    c、考虑每个触发器是否是边沿触发器
    d、考虑每个触发器的时钟方程

4、时序逻辑电路与组合逻辑电路的本质区别在于()
    a、存储器
    b、门电路
    c、触发器
    d、反馈支路

5、同步时序电路与异步时序电路相比,本质区别在于()
    a、触发器
    b、外部时钟信号作用于所有触发器的时钟端
    c、逻辑门
    d、所有触发器状态的变化是同时进行的

6、时序逻辑电路按照结构可以分为同步时序逻辑电路和异步时序逻辑电路

7、时序逻辑电路中的基本单元电路是触发器

8、时序逻辑电路的分析就是根据给定的时序逻辑电路,分析出该电路的逻辑功能

9、时序逻辑电路主要有组合电路和()组成

10、异步时序电路分析方法与同步时序逻辑电路分析方法相比,需要考虑每个触发器()方程

第 20 讲 时序逻辑电路的分析-单元作业

1、同步时序逻辑电路分析,要有驱动方程、状态方程、状态图、时序图和逻辑功能

2、异步时序逻辑电路分析,要有时钟方程、状态方程、状态表、状态图和逻辑功能

第 21 讲 时序逻辑电路的设计

21.1 同步时序逻辑电路的设计(一)随堂测验

1、在同步时序电路设计中,电路如果不自启动,通常需要采取()。
    a、通过预置数将电路状态置成有效状态中;
    b、通过修改逻辑设计加以修改;
    c、重新回到逻辑抽象的第一步进行设计
    d、无论如何设计,都不能保证自启动设计成功

2、同步时序电路设计需要考虑自启动能力设计

3、状态分配也就是状态编码

4、状态化简就是让状态等价的状态进行合并,其目的使得电路简单

21.2 同步时序逻辑电路的设计(二)随堂测验

1、同步时序逻辑电路的设计步骤主要包括()。
    a、根据要求列出状态图和状态表
    b、状态化简和状态编码
    c、选择触发器类型和数目,确定驱动方程,画逻辑图
    d、验证是否具有自启动能力,确定是否需要修改设计

2、同步时序电路设计中自启动能力的设计只能在电路设计好后进行检查,如果不具备自启动能力再进行重新设计。

21.3 异步时序逻辑电路的设计随堂测验

1、异步时序电路的设计与同步时序电路的设计主要区别在于异步时序电路需要设计()。
    a、时钟方程
    b、状态方程
    c、输出方程
    d、自启动能力

2、具有()为等价状态。
    a、相同的输入条件下具有相同的状态
    b、相同的输入条件下转换到相同的状态
    c、具有相同的输出状态
    d、具有相同的输入状态

3、时序电路中只要存在无效状态能够进入有效循环状态就说明该电路具有自启动能力。

4、异步时序电路设计中必须考虑时钟方程的设计

21.4 时序逻辑电路的自启动设计随堂测验

1、()设计需要考虑自启动能力设计。
    a、同步时序电路
    b、异步时序电路
    c、组合电路
    d、时序逻辑电路

2、在时序逻辑电路设计过程中可以进行电路自启动能力的设计

第 21 讲 时序逻辑电路的设计-单元测试

1、根据时序逻辑电路各个触发器接受()信号的不同,分为同步时序逻辑电路和异步时序逻辑电路。
    a、时钟脉冲控制
    b、边沿信号
    c、高电平
    d、脉冲信号

2、时序逻辑电路中仅有存储电路输出时,构成的电路类型通常称为 () 型时序逻辑电路。
    a、米莱
    b、莫尔型
    c、同步时序电路
    d、异步时序电路

3、三大方程是描述时序逻辑电路的方法,三大方程描述法是指()
    a、代数方程
    b、驱动方程
    c、状态方程
    d、输出方程

4、三大图表也是描述时序逻辑电路的方法,三大图表描述法是指()
    a、状态表
    b、状态图
    c、逻辑图
    d、真值表

5、状态编码就是十进制代码来表示状态数目

6、状态化简就是消除冗余状态,求得最小化的状态表

7、若某个时序逻辑电路不能自启动,则可以通过预置数将电路状态置成有效循环状态中。

8、若某个时序逻辑电路不能自启动,通过修改逻辑设计加以解决。

9、同步时序逻辑电路设计与()互为可逆过程

10、如果时序逻辑电路有8个状态,则至少需要()位的二进制编码表示

第 21 讲 时序逻辑电路的设计-单元作业

1、试用jk触发器完成“111”序列检测器的设计。要有设计过程,提供状态化简、状态分配、激励函数和输出函数、自启动和逻辑图。

2、用jk触发器设计一个五进制同步计数器,q2q1q0状态转换关系参见附件。 要有设计过程,提供状态表、状态分配、激励函数和输出函数、自启动和逻辑图。

第 23 讲 寄存器和移位寄存器

23.1 寄存器(数码寄存器)随堂测验

1、寄存器分为()。
    a、数码寄存器
    b、移位寄存器
    c、触发器
    d、译码器

2、数码寄存器的工作方式包括()。
    a、单拍
    b、双拍
    c、三拍
    d、四拍

3、数码寄存器,具有()功能。
    a、接收
    b、存储
    c、传送数码
    d、寄存

4、寄存器单拍工作方式具有电路简单、存储速度快

5、寄存器双拍工作方式比单拍工作方式具有电路简单、存储速度快

23.2 移位寄存器工作原理随堂测验

1、通常移位寄存器具有()功能。
    a、左移
    b、右移
    c、并行置数
    d、串并转换

2、移位寄存器具有()输入、()输出方式。
    a、串行 串行
    b、串行 并行
    c、并行 串行
    d、并行 并行

3、实现移位寄存器并行置数功能的关键器件()。
    a、与门
    b、2选1数据选择器
    c、2个与门和1个或门构成的与或门
    d、或门

4、双向移位寄存器是在单向移位寄存器的基础上,增加了选通门实现的。

5、移位寄存器具有移位和寄存功能

6、移位寄存器没有时钟也可以实现移位功能。

23.3 移位寄存器应用随堂测验

1、74ls194具有()功能。
    a、左移
    b、右移
    c、串行并行转换
    d、并行置数

2、74ls194具有()输入、()输出方式。
    a、串行 串行
    b、串行 并行
    c、并行 串行
    d、并行 并行

3、74194与74ls194功能相同。

4、移位寄存器74194的移位脉冲频率没有限制

第 23 节 寄存器和移位寄存器-单元测验

1、用4位移位寄存器构成环形计数器时,共有()个有效状态
    a、2
    b、4
    c、8
    d、16

2、用4位移位寄存器构成扭环形计数器时,共有()个有效状态
    a、4
    b、6
    c、8
    d、16

3、74ls194具有如下功能()
    a、左移
    b、右移
    c、并行置数
    d、数据清零
    e、数据保持

4、下列属于时序逻辑电路的器件是()。
    a、触发器
    b、移位寄存器
    c、加法器
    d、译码器

5、74194和74ls194都具有()输入、()输出方式
    a、串行 串行
    b、串行 并行
    c、并行 串行
    d、并行 并行

6、用移位寄存器可以构成8421bcd码计数器

7、实现74ls194移位寄存器清零功能需要外部时钟配合。

8、移位寄存器能够实现数据串-并转换功能。

9、移位寄存器能够实现计数功能。

10、移位寄存器实现双向移位和并行置数都需要时钟

11、移位寄存器实现双向移位和并行置数都需要选通门

12、移位寄存器具有数码寄存和()功能。

13、数码寄存器具有数据()功能。

第 23 节 寄存器和移位寄存器-单元作业

1、试用负边沿jk触发器和“与-或-非”门构成一个四位数码并行寄存和一个四位数码串行输入右移移位寄存器(在同一个电路中实现,可以增加控制端,要有解答过程)。

2、如图所示,是一个实现串行加法的电路图,被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。试分析并画出在六个时钟脉冲作用下全加器输出si端、进位触发器q端以及和数移位寄存器中左边第一位寄存单元的输出波形(要求时间一一对应)。

第 22 讲 计数器

22.1 同步二进制计数器原理随堂测验

1、通常n位二进制计数器需要()个触发器组成,计数器的模是()。
    a、n,
    b、n,
    c、n,-1
    d、n,

2、同步二进制计数器按照计数值增减趋势,分为()。
    a、加计数器
    b、减计数器
    c、可逆计数器
    d、加减计数器

3、同步二进制计数器具有运行速度快、cp负载重。

4、同步二进制计数器的设计是采用分析二进制计数器的计数规律来进行设计的,不能采用同步时序电路的一般设计方法

22.2 异步二进制计数器原理随堂测验

1、异步二进制计数器包括()。
    a、加计数器
    b、减计数器
    c、可逆计数器
    d、双时钟计数器

2、异步二进制计数器中触发器的动作不是同时进行的。

3、异步二进制计数器的设计通过分析观察法进行的。

4、异步二进制计数器的设计也可以通过时序电路的一般设计方法实现。

22.3 十进制计数器原理随堂测验

1、异步十进制计数器的分析方法与同步十进制计数器的分析方法的区别在与需要考虑()。
    a、状态方程
    b、时钟方程
    c、状态表
    d、状态图

2、属于时序逻辑器件的是()。
    a、触发器
    b、计数器
    c、译码器
    d、显示器

3、属于集成二进制计数器的芯片()。
    a、74293
    b、74161
    c、74162
    d、74ls191

4、十进制计数器按照触发器翻转是否同步分为十进制加计数器、减计数器和可逆计数器。

5、计数器有10个循环状态,就称为是计数器的模为10

22.4 msi集成计数器及其应用随堂测验

1、计数器的基本功能()。
    a、计数
    b、分频
    c、定时
    d、脉冲序列

2、计数器能够实现()功能。
    a、计数
    b、分频
    c、定时
    d、脉冲序列

3、通常从集成计数器的功能表,我们可以得到()。
    a、计数器模的大小
    b、清零端是同步还是异步
    c、置数端是同步还是异步
    d、计数脉冲的有效沿是上升沿还是下降沿

4、计数器按照脉冲输入方式分为加法计数器、减法计数器和可逆计数器

5、同步计数器分为二进制计数器和非二进制计数器

6、74161计数器的模为16进制

7、74190计数器的模为16

8、计数器的异步清零端是指计数器清零端有效时不需要时钟端的配合

9、计数器的同步置数端是指计数器置数端有效时不需要时钟端的配合

10、异步计数器的内部触发器的时钟端不是全部并联在一起,但是能够同时实现所有触发器状态的更新

22.5 计数容量m小于芯片容量n的计数器设计随堂测验

1、实现任意进制计数器的方法()。
    a、利用触发器进行设计
    b、利用集成计数器设计
    c、hdl设计
    d、集成组合器件设计

2、计数器产品通常有()。
    a、集成二进制计数器
    b、触发器
    c、集成十进制计数器
    d、移位寄存器

3、利用现有集成计数器进行任意计数器设计,主要利用计数器的()。
    a、异步复位端
    b、异步清零端
    c、同步复位端
    d、同步清零端

4、利用n进制集成计数器的置数端,实现m进制计数器,m种状态的取法有()。
    a、前m种
    b、后m种
    c、中间m种
    d、任意取m种

5、复位法适用于有复位(清零)(有异步和同步)输入端的计数器

6、置数法的原理是通过给集成计数器(m进制)重复置入某个数值的方法跳过(m-n)个状态,从而获得n进制计数器的。

22.6 计数容量m大于芯片容量n的计数器设计随堂测验

1、如果要实现m进制计数器(m大于单片计数器的计数范围),通常可以采用的方法()。
    a、串行进位
    b、并行进位
    c、整体清零
    d、整体置数

2、需要设计的计数器的模m为素数,多片模为n的计数器进行扩展,可以采用的置数的方式是()。
    a、整体清零法
    b、整体置数法
    c、串行进位
    d、并行进位

3、计数的模m可以分解为m1和m2,可以采用串行进位方式,串行进位方式就是以低位芯片的进位输出信号控制高位芯片的使能端。

4、计数的模m可以分解为m1和m2,可以采用并行进位方式进行多片扩展,并行进位方式就是以低位芯片的进位输出信号控制高位芯片的时钟输入端。

第 22 讲 计数器-单元测试

1、n位二进制计数器需要()个触发器组成。
    a、n
    b、n-1
    c、
    d、

2、n位二进制计数器的模为()。
    a、
    b、
    c、n
    d、

3、计数器按照计数增减趋势分为()。
    a、加计数器
    b、减计数器
    c、可逆计数器
    d、同步计数器
    e、异步计数器

4、集成异步二进制计数器74293内部有4个触发器组成,能够实现()进制计数器。
    a、二进制计数器
    b、八进制计数器
    c、十六进制计数器
    d、二进制计数器

5、同步十进制计数器与异步十进制计数器的区别在于前者触发器状态的翻转是同时发生的。

6、同步清零端就是在清零端有效时不需要有效脉冲配合。

7、要求设计的任意进制计数器的模小于所用计数器芯片的计数器的模。

8、集成同步十进制计数器74160一定具有自启动能力。

9、4位二进制计数器实现()进制计数器。

10、1khz脉冲信号输给100进制计数器,得到频率为()hz脉冲信号。

第 22 讲 计数器-单元作业

1、用74ls163分别用复位法、置0法、置最大数法和co置最小数法来设计模为6计数器,并列出有效计数状态表。

2、用d触发器设计一个模七同步加法计数器。其q2q1q0状态变化从000-001-010-011-100-101-110。要求有状态表、驱动方程、状态方程、自启动检查、逻辑图。

第 24 讲 其它常见时序逻辑电路及竞争-冒险现象

24.1 顺序脉冲发生器随堂测验

1、顺序脉冲发生器通常有()组成。
    a、计数器
    b、译码器
    c、移位寄存器
    d、比较器

2、顺序脉冲发生器也称为节拍脉冲发生器或者脉冲分配器

3、顺序脉冲发生器就是输入的脉冲序列变成一组在时间上顺序出现的脉冲。

4、计数器型顺序脉冲发生器一定会出现竞争冒险

24.2 序列信号发生器随堂测验

1、序列信号发生器按照结构分类,包括()。
    a、移位寄存器型
    b、计数器型
    c、比较器型
    d、译码器型

2、序列信号发生器通常应用于()。
    a、通信
    b、雷达
    c、数字系统
    d、数字传输

3、能够循环产生序列信号的电路称为序列信号发生器

4、序列信号发生器的指标通常用长度表示

24.3 时序逻辑电路中的竞争-冒险现象随堂测验

1、时序逻辑电路通常包含()。
    a、组合逻辑
    b、存储电路
    c、译码器
    d、移位寄存器

2、时序逻辑电路产生竞争冒险的原因主要来源于存储电路工作过程中发生竞争冒险现象。

3、存储电路产生竞争冒险的结果有可能导致触发器误动作。

4、存储电路的竞争冒险仅仅存在于同步时序逻辑电路

第 24 节 其它常见时序逻辑电路及竞争-冒险现象-单元测试

1、顺序脉冲发生器就是将输入的脉冲序列变换成()信号。
    a、脉冲
    b、连续脉冲信号
    c、一组连续出现的脉冲
    d、一组在时间上顺序出现的脉冲

2、在移位寄存器的基础上增加()现成移位寄存器型序列信号发生器。
    a、组合电路
    b、触发器
    c、反馈网络
    d、逻辑门

3、顺序脉冲发生器称为()。
    a、移位寄存器组
    b、节拍脉冲发生器
    c、脉冲分配器
    d、触发器组

4、顺序脉冲发生器通常由()电路组成。
    a、比较器
    b、译码器
    c、数据选择器
    d、计数器

5、能够产生序列信号的电路称为序列信号发生器。

6、序列信号有多少位就说序列信号长度是多少。

7、序列信号发生器按照结构分为移位寄存器型和计数器型。

8、计数器型顺序脉冲发生器不可能产生竞争冒险。

9、能够循环产生序列信号的电路称为()。

10、设计一组0010 1110,0010 1110,---,序列信号发生器,需要寄存器的位数是()。

第 24 讲 其它常见时序逻辑电路及竞争-冒险现象-单元作业

1、设计用集成计数器74ls163和集成3线-8线译码器74ls138构成8输出顺序脉冲发生器(要求画出逻辑电路和原理分析)。

2、设计序列信号发生器的输出序列0011 1001,0011 1001,采用计数器74293和8选1数据选择器实现。

第25讲 555时基电路及其应用

25.1 555时基电路的结构及功能随堂测验

1、关于555定时器的功能,下列说法正确的是( )。
    a、当⑥脚的输入电平大于,②脚的输入电平大于时,输出③脚为低电平
    b、当⑥脚的输入电平大于,②脚的输入电平大于时,输出③脚为高电平
    c、当⑥脚的输入电平小于,②脚的输入电平小于时,输出③脚为低电平
    d、当⑥脚的输入电平大于,②脚的输入电平大于时,输出③脚为低电平

2、欲使集成555电路组成的振荡器停止振荡,应按( )处理。
    a、co接高电平
    b、复位端接高电平
    c、co悬空
    d、复位端接低电平

3、为使集成555输出为低电平,应满足( )条件。
    a、为低电平
    b、
    c、
    d、

25.2 单稳态触发器随堂测验

1、由555定时器所构成的单稳态触发器,当把5引脚的外加参考电压由4v增大到6v时,输出的暂稳态宽度将( )。
    a、增大
    b、减小
    c、不变
    d、不确定

2、图中单稳态触发器输出的脉冲宽度tw( )决定。
    a、电阻r
    b、电容c
    c、0.01μf电容
    d、输入电压vi

3、由555定时器构成的单稳态触发器,若已知电阻r=500kω,电容c=10μf,则该单稳态触发器的脉冲宽度tw≈ s。(小数点后保留1位有效数字)

25.3 多谐振荡器随堂测验

1、555定时器构成的多谐振荡器如下图所示,其振荡周期约为( )。
    a、0.7(ra rb)c
    b、0.7(ra 2rb)c
    c、1.2(ra rb)c
    d、(ra 2rb)c

2、由555定时器构成的多谐振荡电路如下图所示,设图中二极管具有理想特性。已知电路输出波形的周期为40ms,试分析在一个周期内,电路输出高电平的时间为( )ms,输出低电平的时间为( )ms。
    a、10;30
    b、20;20
    c、24;16
    d、30;10

3、由555定时器所构成的多谐振荡器电路中,在满足正常工作的情况下,改变电源电压的值,输出矩形波的频率及占空比不会变化。

25.4 施密特触发器随堂测验

1、用555电路构成施密特触发器,若8脚接电源电压vcc,5脚接外接电压vco,则该施密特触发器的回差电压是
    a、1/2vco
    b、vco
    c、1/3vcc
    d、2/3vcc

2、由555定时器构成电路是( )
    a、单稳态触发器
    b、多谐振荡器
    c、施密特触发器
    d、计数器

3、用555电路构成施密特触发器,若8脚接电源电压vcc,5脚接外接电压vco,则该施密特触发器的上下门限电压分别是2/3vcc和1/3vcc。

555时基电路及其应用-单元测验

1、单稳态电路可应用于以下哪种情况 。
    a、振荡器
    b、加法器
    c、定时电路
    d、移位寄存器

2、集成555电路在co端不使用时,比较器cl的基准电压为 , c2的基准电压为 。 a.2/3vcc b.1/3vcc c.vcc d. 1/2vcc
    a、a,b
    b、c,d
    c、b,c
    d、a,c

3、集成555电路在控制电压端co处加控制电压vco,则c1和c2的基准电压将分别变为 。 a.2/3vco b.1/3vco c.vco d.1/2vco
    a、a,d
    b、a,b
    c、c,d
    d、b,c

4、施密特触发器属于 型电路。
    a、锁存器
    b、电平触发
    c、边沿触发
    d、脉冲触发

5、施密特触发器用于整形时,输入信号的幅度应 。
    a、等于vt
    b、小于vt-
    c、大于vt
    d、等于vt-

6、单稳态电路从稳态翻转到暂稳态取决于 ,从暂稳态翻转到稳态取决于 。 a.脉冲宽度 b.r和c c.阈值电压 d.输入脉冲信号
    a、a,b
    b、b,c
    c、b,d
    d、d,b

7、是单稳态电路输出脉冲宽度。
    a、暂稳态时间的0.7倍
    b、暂稳态时间
    c、稳态时间
    d、稳态时间的0.7倍

8、单稳态触发器和多谐振荡器中的暂稳态时间与 成正比。
    a、脉冲宽度
    b、r和c
    c、阈值电压
    d、输入脉冲信号

9、欲使集成555电路组成的振荡器停止振荡,应按 处理。
    a、复位端接低电平
    b、复位端接高电平
    c、co端接高电平
    d、co端接低电平

10、555定时器构成的多谐振荡器如下图所示,其振荡周期约为 。
    a、0.7(ra rb)c
    b、0.7(ra 2rb)c
    c、(ra 2rb)c
    d、1.2(ra rb)c

11、555定时器构成的多谐振荡器如下图所示,其充电时间常数和放电时间常数为 。
    a、(ra rb)c, rac
    b、rac, rbc
    c、rbc, rac
    d、rac, (ra rb)c

12、下图所示电路的名称是 ;触发脉冲的宽度满足 要求。
    a、单稳态触发器,触发脉冲的宽度小于暂稳态时间
    b、单稳态触发器,触发脉冲的宽度大于暂稳态时间
    c、多谐振荡器,触发脉冲的宽度大于暂稳态时间
    d、施密特触发器,触发脉冲的宽度等于暂稳态时间

13、555时基电路构成的施密特触发器(5脚控制端通过电容接地),当电源电压为15v时,其回差电压为( )。
    a、5v
    b、10v
    c、15v
    d、25v

14、数字系统中,常用 将输入缓慢变化的信号变为矩形脉冲信号。
    a、单稳态触发器
    b、多谐振荡器
    c、施密特触发器
    d、无稳态触发器

15、施密特触发器主要作用是 、 、 等。
    a、提高驱动负载能力
    b、幅度鉴别
    c、信号整形
    d、波形变换

16、多谐振荡器的电路结构可归纳为 和 两部分。
    a、施密特触发器
    b、开关器件
    c、单稳态触发器
    d、正反馈延时环节

17、集成555电路在输出前端设置了反相器的主要原因是 。
    a、放电端电平和输出端电平保持一致
    b、提高驱动负载能力
    c、提高高电平
    d、减低低电平

555时基电路及其应用-单元作业

1、由555定时器组成的简易电子门铃电路如图所示,分析图示电路, (1)说明图中555(1)和555(2)组成的电路名称。 (2)若要求扬声器在开关s按下后以1.2khz的频率持续响10秒钟,试确定途中r1、r2的阻值

2、由555构成的简易触摸开关电路,当手摸金属片时,发光二极管亮,经过一段时间以后,发光二极管自动熄灭,试说明:(1)555构成的电路名称;(2)发光二极管亮多长时间。

第26讲 只读存取存储器(rom)

只读存储器-单元测试

1、存储器的性能指标不包含(   )项。
    a、容量
    b、速度
    c、价格
    d、可靠性

2、现在常用的u盘和固态硬盘从属性上属于( )
    a、rom
    b、ram
    c、sram
    d、dram

3、只读存储器rom在运行时具有( )功能。
    a、读/无写
    b、无读/写
    c、读/写
    d、无读/无写

4、只读存储器rom中的内容,当电源断掉后又接通,存储器中的内容( )。
    a、全部改变
    b、全部为1
    c、全部为0
    d、保持不变

5、ram存储器中的信息是(   )。
    a、可以读/写的
    b、不会变动的
    c、可永久保留的
    d、便于携带的

第27讲 随机存取存储器(ram)

ram内容测试

1、与sram相比,dram(   )。
    a、存取速度快、容量大
    b、存取速度慢、容量小
    c、存取速度快,容量小
    d、存取速度慢,容量大

2、一个容量为1k×8的存储器有( )个存储单元。
    a、8
    b、1000
    c、8000
    d、8192

3、寻址容量为16k ×8的ram需要( )根地址线。
    a、4
    b、8
    c、14
    d、16

4、要构成容量为4k ×8的ram,需要()片容量为256×4的ram。
    a、2
    b、4
    c、8
    d、32

5、若ram 的地址码有8位,行、列地址译码器的输入端都为4个,则它们的  输出线(即字线加位线)共有()条。
    a、8
    b、16
    c、32
    d、256

《数字逻辑与数字系统设计》期末考试

《数字逻辑与数字系统设计》

1、任意进制之间的转换可以通过( )转换。
    a、二进制
    b、八进制
    c、十六进制
    d、十进制

2、将二进制数转换成八进制数和十六进制数的目的是( )。
    a、便于计算机存储
    b、便于人的书写
    c、其它都不是
    d、节省存储空间

3、目前微型计算机普遍采用的表示字符的编码是( )。
    a、bcd
    b、格雷码
    c、奇偶校验码
    d、ascii码

4、在数字电路实验中,当三个输入信号a、b、c连接为:a接地、b接地、c接vcc( 5v或 3.3v)时,则表示abc输入的二进制码组为( )。
    a、101
    b、111
    c、100
    d、001

5、属于( )逻辑关系的是“有0出0,全1出1。
    a、与
    b、或
    c、与非
    d、或非

6、属于( )逻辑关系的是“有1出0,全0出1”。
    a、与
    b、或
    c、与非
    d、或非

7、1、化简下列函数并分别用两级与非门实现该电路,从原变量输入到输出需要( )个与非门。
    a、cd db,3
    b、
    c、
    d、

8、为了提高普通的ttl电路的带负载能力,将2个与非门输入端、输出端分别并联使用,是否可以( )?
    a、可以
    b、不可以
    c、条件不够,无法判断
    d、有时可以,有时不可以。

9、ttl与非门输出端能不能并联使用?
    a、能
    b、不能
    c、使用目的不明确,不好判断
    d、讨论这个问题没有意义

10、3/8译码器的每组地址码对应的输出端有( )个输出端为有效的电平。
    a、1
    b、2
    c、4
    d、8

11、一位5421bcd码译码器的数据输入线与译码输出线的组合是( )。
    a、4:6
    b、4:10
    c、4:16
    d、1:16

12、用与非门构成的基本rs触发器处于0状态时,其输入信号/rd/sd应为( ),“/rd”和”/sd“表示低电平有效
    a、01
    b、10
    c、11
    d、00

13、与非门构成的基本rs触发器的输入/sd=0,/rd=0时,原态为0,其输出状态为q、/q()。,“/rd”和”/sd“表示低电平有效
    a、00
    b、01
    c、10
    d、11

14、jk触发器在cp脉冲作用下,若使输出不变,则输入信号应为(    )。
    a、11
    b、00
    c、10
    d、01

15、在异步二进制计数器中,从0开始计数,当十进制数为60时,需要触发器的个数为( )个。
    a、4
    b、5
    c、6
    d、8

16、计数器按计数工作方式分为( )。
    a、同步计数器和异步计数器
    b、二进制计数器和非二进制计数器
    c、加法计数器和减法计数器
    d、扭环形计数器和环形计数器

17、二进制计数器的进位法则是( )。
    a、逢二进一
    b、逢八进一
    c、逢十进一
    d、逢十六进一

18、二位二进制计数器又叫做( )分频器。
    a、2
    b、4
    c、8
    d、6

19、最简单的计数器是由一个( )组成的,它叫做一位二进制计数器或二分频器。
    a、触发器
    b、与非门
    c、寄存器
    d、控制器

20、用555时基单片集成电路很容易构成( )电路
    a、低频振荡
    b、中频振荡
    c、高频振荡
    d、遥控

21、改变555定时电路的电压控制端co的电压值,可改变( )。
    a、555定时电路的高、低输出电平
    b、开关放电管的开关电平
    c、比较器的阈值电压
    d、置“0”端的电平

22、一个3级环形计数器的初始状态是q2q1q0=001(q2为高位),则经过40个时钟周期后的状态q2q1q0=( )。
    a、100
    b、010
    c、001
    d、000

23、(3#8)=( )。
    a、b"1011"
    b、b"0000"
    c、b"0011"
    d、b"1000"

24、1#b[3..1]=( )。
    a、(0,0,b1)
    b、(b3,b2,1)
    c、(b3,b2,b1)
    d、(1,1,1)

25、数字信号具有( )。
    a、易于传输
    b、易于存储
    c、易于运算
    d、易于受干扰

26、模拟信号具有( )。
    a、不易于传输
    b、不易于存储
    c、不易于运算
    d、易于受干扰

27、传统数字电路主要介绍( )。
    a、fpga
    b、eda
    c、hdl
    d、数字系统设计方法
    e、组合逻辑电路
    f、时序逻辑电路

28、本课程在传统数字电路基础上,引入( )技术。
    a、fpga
    b、eda
    c、hdl
    d、数字系统设计方法
    e、组合逻辑电路
    f、时序逻辑电路

29、八进制转换为十六进制可以通过( )转换。
    a、十进制
    b、二进制
    c、十六进制
    d、任意进制

30、属于有权码的是( )。
    a、8421bcd
    b、5421bcd
    c、2421bcd
    d、余3码
    e、格雷码
    f、奇偶校验码

31、可靠性编码包括( )。
    a、bcd
    b、格雷码
    c、奇偶校验码
    d、汉明码

32、应用反演规则是要注意( )。
    a、保留原来函数的运算顺序不变
    b、原来函数的运算顺序可能会改变
    c、长非号不变
    d、长非号不需要保留

33、能够反映逻辑关系的有( )。
    a、真值表
    b、表达式
    c、逻辑符号
    d、hdl
    e、逻辑电路图
    f、波形图

34、卡诺图包围圈的画法( )。
    a、能大则大
    b、能少则少
    c、重复有新
    d、一个不漏

35、下列哪些说法是正确的( )。
    a、能大则大,意味着每个包围圈对应的与门的输入端个数最少。
    b、能大则大,意味着每个包围圈对应的与门的输入端个数最多。
    c、能少则少,意味着包围圈个数少,对应的或门输入端个数最少。
    d、能少则少,意味着包围圈个数少,对应的与门的个数最少。

36、分立元器件构成的基本门电路( )。
    a、与门
    b、或门
    c、非门
    d、与或非门

37、分立元器件构成的复合门电路( )。
    a、与非门
    b、或非门
    c、异或门
    d、与门

38、集成电路按照开关元器件分类( )。
    a、dtl
    b、ttl
    c、nmos
    d、pmos
    e、cmos

39、三态门输出状态是( )。
    a、高电平
    b、低电平
    c、高阻态
    d、其它都不是

40、oc门的作用( )
    a、线与
    b、电平转换
    c、提高带负载能力
    d、总线传输

41、mos集成电路与ttl集成电路相比,mos集成电路优点是( )。
    a、低功耗
    b、宽的工作电压
    c、高扇出系数
    d、高速度
    e、抗干扰性强

42、或非门电路的多余输入端可以接( )。
    a、悬空
    b、电源地端
    c、电阻10欧接到电源地端
    d、电源正端

43、oc门的功能及使用注意点( )。
    a、具有电平转换功能
    b、具有实现线与功能
    c、使用时必须外接任意大小的上拉电阻
    d、使用时必须外接一定范围值的上拉电阻

44、三态门门的功能及使用注意点( )中描述正确的。
    a、实现总线传输
    b、实现双向传输
    c、输出端可以并联使用
    d、控制三态门使能端,使得三态门同时输出数据
    e、三态门实现分时传输功能

45、集成mos与非门电路多余输入端,可以( )处理。
    a、并联使用
    b、悬空
    c、接高电平
    d、通过电阻100k接电源地
    e、通过电阻100k接电源vdd
    f、通过电阻100欧接地

46、集成ttl或非门电路多余输入端,可以( )处理。
    a、并联使用
    b、接高电平
    c、接地
    d、悬空
    e、接低电平
    f、通过100欧电阻接地

47、译码器的作用( )。
    a、扩展应用
    b、数据分配器
    c、地址分配
    d、组合逻辑函数发生器

48、下列属于变量译码器的是( )。
    a、2/4译码器
    b、3/8译码器
    c、4/16译码器
    d、4/10译码器

49、通常集成数字式显示电路主要包括( )。
    a、译码器
    b、驱动器
    c、显示器
    d、编码器

50、二-十进制译码器的输出通常可以采用( )方式实现。
    a、完全译码
    b、完全编码
    c、部分编码
    d、部分译码

51、译码器按照功能分为( )。
    a、变量译码器
    b、码制变换译码器
    c、显示译码器
    d、优先译码器

52、任意一种集成显示译码驱动器芯片,通常具有( )。
    a、译码器功能
    b、驱动器功能
    c、只能驱动一种共阳或者共阴显示器
    d、不需要增加任何器件,能够实现驱动共阴和共阳的led数码管

53、利用四位二进制加法器74ls283(主要器件)可以实现 ( )的逻辑功能。
    a、8421bcd码转换为余3码
    b、二进制加法
    c、二进制减法
    d、余3码转换为8421bcd码

54、将8421bcd码转换成余3码的实现方法是( )。
    a、集成加法器74283
    b、门级电路
    c、hdl fpga
    d、译码器及辅助电路
    e、数据选择器
    f、prom

55、触发器具有()。
    a、逻辑门组成
    b、记忆功能
    c、输出与输入之间有反馈
    d、双稳态电路

56、基本rs触发器和钟控rs触发器存在( )。
    a、空翻现象
    b、约束条件限制
    c、时钟控制信号
    d、2个互补输出端

57、555定时器中的电路结构包含( )等部分。
    a、放电管
    b、电压比较器
    c、电阻分压器
    d、同步rs触发器
    e、基本rs触发器

58、ahdl程序包括()。
    a、子设计段
    b、逻辑段
    c、变量段
    d、设计段

59、ahdl程序至少包括()。
    a、子设计段
    b、逻辑段
    c、变量段
    d、设计段

60、能够实现组合逻辑函数的方法( )。
    a、数据选择器
    b、译码器
    c、prom
    d、fpga
    e、gal

61、能够实现串行输入并行输出的器件有( )。
    a、移位寄存器
    b、译码器
    c、数据选择器
    d、数据分配器
    e、数码寄存器

62、能够实现并行输入串行输出功能的器件有( )。
    a、移位寄存器
    b、数据选择器
    c、数据分配器
    d、译码器

63、在子设计段中,定义i/o的类型,有( )。
    a、input
    b、output
    c、bidir
    d、machine
    e、node

64、在variable语句中,变量声明的类型可以是( )。
    a、node
    b、触发器
    c、状态机
    d、i/o

65、在ahdl程序中,布尔表达式中的操作数,是( )。
    a、a
    b、7
    c、电源vcc
    d、d[6.3]

66、!9=( )。
    a、!b“1001”
    b、b"0110"
    c、110
    d、1001

67、b[4..1]=( )。
    a、b[ ]
    b、(b4,b3,b2,b1)
    c、b4,b3,b2,b1
    d、(b1,b2,b3,b4)

68、jk触发器、d触发器可以作为异步二进制计数器基本计数单元

69、4位二进制计数器能计的最大值是1001

70、一个4 位的二进制计数器,由 0000 状态开始,经过 25 个时钟脉冲后,该计数器的状态为1000

71、如果异步二进制计数器的触发器个数为10个,则计数状态有1024个

72、在二进制计数器的计数过程中,如果触发器的翻转方式是由低位触发器的进位信号来触发其高位触发器,这种计数器称为同步二进制计数器。

73、为了提高二进制计数器的工作速度,需采用同步二进制计数器。

74、目前广泛使用由一个四位二进制计数器组成一位十进制计数器,十进制数只能用“8421”码来编排。

75、凡具有两个稳定状态的器件都可构成二进制计数器。

76、构成同步二进制计数器一般可以选用j-k触发器。

77、如果计数器是按8421编码方式进行计数,则称为十进制计数器。

78、利用中规模集成计数器的置数端或者复位端能够构成任意进制计数器

79、将若干片中规模集成电路计数器串联后,总的计数容量为每片计数容量的积。

80、在计数器中,十进制数通常用二进制表示,所以十进制计数器是指二-十进制编码的计数器。

81、8421bcd码的二―十进制计数器状态是1001时,再输入一个计数脉冲,计数状态为0000,然后向高位发进位信号。

82、十进制计数器是用十进制数码“0~9”进行计数的。

83、集成二-十进制计数器可以组成任意进制计数器。

84、集成二-十进制计数器通过反馈置数及反馈清零法计数。

85、集成二-十进制计数器可通过显示译码器将计数结果显示出来。

86、用进位输出c预置法是把进位输出c经反相后接至计数器的预置端,然后根据设计需要,把计数器的预置数据输入端接好预置数据。

87、555定时器构成的多谐振荡电路的脉冲频率由电路充放电电阻和电容决定。

88、555电路包含有电压比较器,电阻分压器,同步rs触发器等部分。

89、555定时器具有价廉、体积小、使用灵活的优点

90、单稳态触发器是一种整形电路,它的显著特点是无外加触发信号时,它工作于暂态。

91、计数器使用的触发器是单稳态触发器。

92、多谐振荡器与单稳态触发器相比,后者可以完成延时功能

93、ahdl程序是有若干个段组成。

94、没有时钟移位寄存器就不能工作

95、ahdl程序的文件名需与subdesign之后的名称相同。

96、variable语句一定在逻辑子设计段与逻辑段之间。

97、!a[4..1]=[!a4,!a3,!a2,!a1,!a0]

98、!9=b"1001"

99、顺序数组的表示方法:(a,b,c[6..1])。

100、逻辑段一定以begin开始,以end结束。

101、门电路与触发器是时序逻辑电路的最小单元电路

102、门电路与触发器是数字逻辑电路的基本单元电路。

103、门电路是组合逻辑电路的最小单元电路

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