第一章 绪论第一章单元测验1、关于blockram说法正确的是（）。
a、同一芯片blockram的大小可以是不同的。
b、blockram的深度和位宽是可以配置的。
c、blockram可以分割使用充分利用资源。
d、blockram是片上动态存储器。
2、关于lut说法错误的是（）。
a、通过lut的时间延迟是固定的。
b、4输入lut可以完成16种逻辑运算。
c、lut包含在slice中。
d、不可以直接对lut原语进行例化。
3、下列哪个厂商不是fpga的制造商（）。
a、xilinx
b、altera
c、actel
d、digilent
4、ip核按照实现方式可分为软核、硬核和 。
5、xilinx的硬核处理器采用的是 和arm。
第一章单元作业1、xilinx fpga芯片的核心资源包括什么？
2、fpga与cpld的主要区别是什么？
3、xilinx fpga的virtex系列对应的低端芯片是什么？
4、xilinx研发的fpga片上32位risc处理器软核是什么,具有什么优点？
第二章 verilog hdl语言2.1 verilog hdl语言要素随堂测验1、使用`timescale 编译器指令的目的是定义时延的单位和 。
2、表达式7'o44的位模式是什么？
2.2 verilog hdl表达式随堂测验1、请写出表达式说明参数gate_delay，其参数值为5。
2、假设32位总线address_bus，请编写一个表达式，计算从第11位到第20位的归约与非。
2.3 verilog hdl建模随堂测验1、使用条件操作符, 编写赋值语句选择nextstate的值。如果current state的值为reset, 那么nextstate的值为go；如果currentstate的值为go，则nextstate的值为busy；如果currentstate的值为busy ；则nextstate的值为reset 。
2、使用assign语句描述一个时钟信号clk，频率为100mhz。
第二章 单元测验1、表达式的5'bx110的位模式正确的是（）。
a、x1110
b、xx110
c、110
d、x0110
2、编写表达式，执行算术移位，将qparity 中包含的8位有符号数算术移位，其中qparity [7]=1,正确的是（）。
a、算术右移：{1,qparity[7], qparity[6:1]} 算术左移：{qparity[6], qparity[5:0],0}
b、算术右移：{0,qparity[7], qparity[6:1]} 算术左移：{qparity[6], qparity[5:0],0}
c、算术右移：{1'b1,qparity[7], qparity[6:1]} 算术左移：{qparity[6], qparity[5:0],1'b0}
d、算术右移：{1'b0,qparity[7], qparity[6:1]} 算术左移：{qparity[6], qparity[5:0],1'b0}
3、当端口悬空时，即端口没有被连接时，端口的值正确的是（）。
a、模块的输入端口悬空，值为高阻态z； 模块的输出端口悬空，表示该输出端口废弃不用。
b、模块的输入端口悬空，值为高阻态z； 模块的输出端口悬空，值为高阻态z。
c、模块的输入端口悬空，表示该输出端口废弃不用； 模块的输出端口悬空，值为高阻态z。
d、模块的输入端口悬空，表示该输出端口废弃不用； 模块的输出端口悬空，表示该输出端口废弃不用。
4、下列从标量变量a，b，c和d中产生总线busq[0:3]的表达式正确的是（）。
a、assign busq = {a, b, c, d};
b、busq = {a, b, c, d};
c、assign busq = {'a', 'b', 'c','d'};
d、busq = {'a', 'b', 'c','d'};
5、假定一条总线control_bus [15 : 0]，编写赋值语句将总线分为两条总线： abus [0 : 9] 和bbus[6 : 1]，正确的是（）。
a、assign abus = control[15:6]; assign bbus = control[5:0];
b、abus = control[15:6]; bbus = control[5:0];
c、assign abus[0:9] = control[15:6]; assign bbus[6:1] = control[5:0];
d、abus[0:9] = control[15:6]; bbus[6:1] = control[5:0];
6、下列语句书写是合法的，并且描述了一个四路选通器。 assign mux = (s = = 0)? a : 'bz; assign mux = (s = = 1)? b : 'bz; assign mux = (s = = 2)? c : 'bz; assign mux = (s = = 3)? d : 'bz;
第二章 单元作业1、写出产生下图所示波形的变量bullseye的初始化语句。
2、使用数据流描述方式编写下图所示的异或逻辑的verilog hdl描述，并使用规定的时延。
3、用本章讲述的模块fa编写执行加法和减法的4位alu的结构模型。
4、产生一个高电平持续时间和低电平持续时间分别为3 ns和10 ns的时钟。
第三章 集成开发环境3.1 集成开发环境安装配置随堂测验1、modelsim进行verilog仿真验证非必须的仿真库是（）。
a、unisims_ver
b、std_ver
c、xilinxcorelib_ver
d、simprims_ver
2、ise自身集成的综合工具是 。
3、ise自身集成的仿真工具是 。
3.2 ise工程开发流程随堂测验1、ise的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了fpga开发的全过程，从功能上讲，其工作流程无须借助任何第三方eda软件。
2、ise以工程为单位对设计输入进行管理，可以新建hdl文件输入hdl代码，再建立ise工程。
第三章 单元测验1、fpga的仿真环节不包括是（）。
a、功能仿真
b、翻译后仿真
c、布局布线后仿真
d、在线仿真
2、关于modelsim功能仿真说法错误的是（）。
a、忽略源代码中的时延语句
b、仿真文件没有输入输出端口描述
c、可以构造符合语法规范的任意模型描述
d、例化源文件的顶层module
3、modelsim软件是一款强大的仿真软件，具有速度快、精度高和便于操作的特点，此外还具有代码分析能力，可以看出不同代码段消耗资源的情况，其功能侧重于编译和仿真，但不能制定编译的器件和下载配置的能力，所以需要和ise等软件关联使用。
4、语句`timescale 1ns/1ps中，仿真的精度是 。
5、面向virtex-7系列的xilinx集成开发环境叫做 。
第三章 单元作业1、什么是功能仿真？主要目的是什么？
2、testbench代码与源代码最本质的区别是什么？
3、在testbench中建立仿真的全局复位信号和100mhz的输入时钟信号，写出相应的verilog代码。
第四章 fpga组件设计4.1 原语与ip核随堂测验1、ip core就是预先设计好、经过严格测试和优化过的电路功能模块，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块。
2、通过core generation生成的设计只有网表才是真正的设计，至于其他的代码则都是该网表的仿真模型，并非实现代码。
3、原语是针对期间特征开发的常用模块名称，可视作xilinx为用户提供的库函数，但不可以在代码中直接例化使用。
4.2 ise进阶随堂测验1、不属于用户约束所包含内容（）。
a、时序约束
b、引脚约束
c、面积约束
d、物理约束
2、chipscope将逻辑分析器、总线分析器和虚拟i/o小型软件核直接插入到用户的设计当中，可以直接查看任何内部信号和节点，包括嵌入式硬处理器或软处理器。
3、基于ise的开发实现（implement）部分包括translate、map和 。
第四章 单元测验1、不属于chipscope pro工具的部分是（）。
a、analyzer
b、core inserter
c、core generator
d、xpower
2、fpga的配置模式不包括（）。
a、主模式
b、从模式
c、jtag模式
d、主从模式
3、ise中使用功能型ip core包括哪种方式？
a、在ise的project中直接生成
b、ise -> accessories -> core generator
c、ise -> accessories -> architecture wizard ip
d、以上三种都包括
4、使用ip核，工程中只需要包含.xco或者.xaw文件。
5、chipscope软件包含_______、核插入器（core generator）、分析仪（analyzer）等组件，支持普通fpga设计以及基于fpga的嵌入式、soc系统。
第四章 单元作业1、使用原语和ip核描述fifo有什么不同？
2、chipscope与modelsim波形的本质区别是什么？
第五章 fpga应用系统开发5.2 大规模fpga应用设计方法随堂测验1、关于可靠性与规范性一般原则说法错误的是（）。
a、遵循统一的设计规范
b、异步电路比同步电路可靠并且容易实现
c、增加代码可读性，方便设计交流和代码检查
d、增加代码的可移植性
2、下列不属于同步电路设计优点的是（）。
a、信号延迟小，逻辑电路简单
b、容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态
c、有效避免毛刺，提高可靠性
d、简化时序分析过程
5.3 基于fpga的可编程嵌入式开发随堂测验1、fpga在嵌入式系统中的应用模式不包括（）。
a、状态机模式
b、单片机模式
c、通用处理器模式
d、定制嵌入模式
2、xilinx嵌入式处理器k8凯发的解决方案不包括（）。
a、microblaze
b、arm
c、powerpc
d、nois
第五章 单元测验1、不符合时钟信号分配原则的是（）。
a、使用全局时钟，通过bufg驱动，时钟信号到达各个寄存器的延迟相同
b、尽量使用时钟双沿触发提高效率
c、减少时钟信号种类
d、避免使用门控时钟
2、下列描述中与其它选项不等价的是（）。
a、c = a && b;
b、c[3:0] = a[3:0] & b[3:0];
c、c[0] = a[0] & b[0]; c[1] = a[1] & b[1];c[2] = a[2] & b[2]; c[3] = a[2] & b[3];
d、for(i=0;i<=3;i=i 1) c[i] = a[i] & b[i];
3、关于if和case语句使用原则说法错误的是（）。
a、if语句面积大，延迟小；case语句面积小，速度慢。
b、if适合对速度无特殊要求的场合；case适合高速编解码电路。
c、if分支具有优先级，case分支无优先级。
d、if不可嵌套过多，否则组合延迟较大。
4、关于赋值语句说法不正确的是（）。
a、verilog hdl支持过程赋值和连续赋值两种赋值
b、force/release 仅用于debug，对寄存器和线网均有效
c、避免使用disable语句
d、连续赋值一般给reg变量赋值
5、引起电路建立时间不足的信号路径称为 。
第五章 单元作业1、如何理解面向硬件电路逻辑设计的并行性？
2、编写一个完整的verilog hdl模块，描述电路行为：在每一个时钟上升沿检查输入数据，当1位串行输入数据usg检测到1011时，输出asm被置为1。（输入为时钟、复位、串行输入数据，输出为检测成功信号）
期末考试fpga设计与应用（客观题）1、xilinx fpga芯片的核心资源不包括（ ）。
a、iob
b、interconnect
c、clb
d、flash
2、verilog hdl的常量不包括（ ）。
a、整型
b、实数型
c、字符串型
d、枚举型
3、最适合做开关级建模的语言是（ ）。
a、vhdl
b、verilog hdl
c、systemc
d、systemverilog
4、下列verilog hdl标识符错误的是（ ）。
a、top1
b、ptr_s1
c、_u_data_o
d、16_bitss
5、关于assign语句说法不正确的是（ ）。
a、assign语句不能对reg型赋值。
b、assign语句之间是并行的。
c、assign语句有可能综合成触发器。
d、assign语句用于数据流描述。
6、关于always语句说法不正确的是（ ）。
a、always语句不能对wire型赋值。
b、always语句之间是并行的。
c、always语句一定综合成触发器。
d、always语句用于行为描述。
7、下列不符合可综合设计的描述方法（ ）。
a、必须包括对所有状态都处理，不能出现无法处理的状态使状态机失控。
b、一个reg变量只能在一个always语句中赋值。
c、用一个时钟的上沿或下沿采样信号，不能混合使用。
d、使用阻塞赋值，使得行为描述语句内实现并行化。
8、下列哪个厂商不是fpga的制造商（ ）。
a、e-elements
b、xilinx
c、altera
d、lattice
9、modelsim se进行verilog hdl仿真验证非必须的仿真库是（ ）。
a、unisims_ver
b、std_ver
c、xilinxcorelib_ver
d、simprims_ver
10、关于if和case语句说法不正确的是（ ）。
a、只能用于行为描述。
b、if分支有优先级，case分支没有优先级。
c、case比if的速度快。
d、case比if的面积小。
11、在verilog hdl中，错误的整数表示是（ ）。
a、15
b、’b1011_0101
c、32’hff
d、4’2000
12、关于blockram说法正确的是（ ）。
a、同一芯片blockram的大小可以是不同的。
b、blockram的深度和位宽是可以配置的。
c、blockram可以分割使用充分利用资源。
d、blockram是片上动态存储器。
13、下列数据类型声明错误的是（ ）。
a、wire [0:3] state;
b、wire data_i [2:0];
c、reg [2:0] c_mem [0:7];
d、reg m2 [15:0];
14、假设向量线网a的值是4’b1001，下列表达式结果等于1的是（ ）。
a、& a
b、~| a
c、! a
d、~^ a
15、下列哪一项不是同步电路设计的优点（ ）。
a、有效避免毛刺，提高可靠性。
b、简化时序分析过程。
c、减少对工作环境的依赖性。
d、节约面积，提高集成度。
16、不属于fpga设计流程中的仿真环节是（ ）。
a、结构仿真
b、行为仿真
c、翻译后仿真
d、布局布线后仿真
17、关于逻辑运算符说法不准确的是（ ）。
a、只对逻辑值运算，结果一位，逻辑值1、0或x。
b、对于向量操作, 非0向量作为1处理。
c、逻辑非（!）与一元非（~）用法完全相同。
d、如果任意一个操作数包含x，结果也为x。
18、关于端口说法正确的是（ ）。
a、input型可以重新声明为reg型。
b、output型都是reg型。
c、inout不能在内部模块使用。
d、缺省的端口类型是wire型。
19、在always和initial语句中不可以使用的语句是（ ）。
a、for语句
b、repeat语句
c、模块例化语句
d、begin…end语句
20、fpga的配置模式不包括（ ）。
a、主模式
b、从模式
c、jtag模式
d、主从模式
21、不属于chipscope pro工具的部分是（ ）。
a、analyzer
b、core inserter
c、xpower
d、core generator
22、关于microblaze处理器说法错误的是（ ）。
a、microblaze是32位risc处理器。
b、microblaze是xilinx的嵌入式处理器软核。
c、microblaze可以进行裁剪定制。
d、microblaze和powerpc一样固化在fpga芯片中
23、关于lut说法错误的是（ ）。
a、通过lut的时间延迟是固定的。
b、4输入lut可以完成16种逻辑运算。
c、lut包含在slice中。
d、不可以直接对lut原语进行例化。
24、关于modelsim行为仿真说法错误的是（ ）。
a、忽略源代码中的时延语句。
b、仿真文件没有输入输出端口描述。
c、可以构造符合语法规范的任意模型描述。
d、只能例化一个源文件的顶层module。
25、不属于用户约束文件（.ucf文件）所包含内容的是（ ）。
a、时序约束
b、引脚约束
c、面积约束
d、物理约束
26、语句`timescale 1ns/1ps中，仿真的精度是 。
27、形如always @ (posedge clk or negedge rst) …语句中，使用的复位方式称为 复位。（同步 or 异步）
28、引起电路建立时间不足的信号路径称为 路径。
29、用户约束包括__________、引脚约束和面积约束。
30、verilog代码后，首现针对代码建模进行仿真，并考虑电路的实现因素，该仿真环节叫做 。
fpga设计与应用（主观题）1、试说明assign语句能够生成仿真时钟？请给出一种频率为100mhz的时钟建模描述。
2、说明阻塞赋值与非阻塞赋值的区别。
3、请指出下列代码中的语法错误或违反可综合设计原则的错误，至少指出5处，并说明如何改正。
4、使用数据流描述方式编写下图所示逻辑的verilog hdl描述，并使用规定的时延。
5、使用verilog hdl描述基本d触发器，输入端为d，clk，输出端为q。
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