作者2023-07-14 04:32:30麦课在线习题 78 ℃ 第3讲 逻辑代数的基本概念和运算规则-上测试题11、十进制数88等于十六进制数 。
a、46h
b、68h
c、58h
d、5ch
2、十进制数（ 10.25）10的二进制补码表示为 ：
a、（0 1010.01）2
b、（0 1010. 10）2
c、（0 0111.10）2
d、（0 0110. 11）2
3、已知a=（10．44）10（下标表示进制），下列结果正确的是a=
a、（1010．1）2
b、（0a．8）16
c、（12．4）8
d、（20．21）5
4、10110.11b转化成8进制数为 。
a、（52.3）8
b、（26.6）8
c、（52.6）8
d、（26.3）8
5、如果一个十六进制计数器的计数在（39ff）16的基础上增1，则应显示 。
a、4000
b、3a00
c、3900
d、4a00
6、(75) =( ) 8421bcd
a、1110101
b、01110101
c、111101
d、1001011
7、(1011)8421bcd=( )10
a、禁用码
b、12
c、13
d、11
8、已知某二进制数为（10111101010.1）2，则下列转换正确的是
a、（5724.4）8
b、（bd4. 8）16
c、（1514.2）10
d、（0100100001000111.1000）余3-bcd
9、ascii编码一般为 位。
a、7
b、8
c、9
d、10
10、
a、与
b、或
c、或非
d、与非
11、属于8421bcd码的是 。
a、0110
b、1101
c、1010
d、1110
12、将十进制数(19)转换成八进制数是 。
a、21
b、22
c、23
d、24
13、十进制数28.43的余3bcd码是 。
a、00111000.01000011
b、01011011.01110110
c、01101100.10000111
d、01111101.10011000
14、与相等的数有 。
a、
b、
c、
d、
e、
15、数字技术的特点包括 。
a、易于设计与调试
b、易于集成化
c、信息存储方便
d、抗干扰能力强
16、下列有关bcd数的描述正确的是 。
a、一组4位二进制数组成的码只能表示1位十进制数
b、bcd码是一种人为选定的0~9十个数字的代码
c、bcd码一组4位二进制数，能表示十六以内的十进制数
d、bcd码有多种
17、对于七进制而言，70为有效码。
18、r进制的进位规则是“逢r进1”，有1，2，…，r个数码。
19、15h=15d
20、任意的十进制数转化成r进制，方法是除r取余，逆序排列 。
21、通常数码有两种功能：一是表示数量的大小，二是作为事物的代码。
22、数字系统中一般都采用二进制数码0、1来进行编码。
23、n位二进制代码可以表示个对象。
24、有权码1001一定表示十进制数9。
25、数字和字符可以编码，但标点符号是无法编码的。
26、一组4位二进制数组成的bcd码可表示16以内的任何一个十进制数。
27、8421bcd码不能用来表示大于9的十进制数 。
28、bcd码是一种人为选定的表示0～9这十个字符的代码。
29、误差检验码具有发现错误并纠正的能力。
30、增加监督码元后，使整个码组“1”码元的数目为奇数，称为奇校验码。
31、ascii码中十进制数0~9采用相同的高三位，即011。
32、英文字母a和a的ascii码是相同的。
33、逻辑变量的取值只有两种：“1”或“0”。这里的“1”和“0”既可表示数量的大小，又可表示完全对立的两种状态。
34、逻辑运算中，a a 1=1。
35、8421码的1000比0001大。
36、逻辑代数中的“0”和“1”是代表两种不同的逻辑状态，同时表示数量的大小。
37、由三个开关并联起来控制一盏灯时，电灯的亮与不亮同三个开关的闭合或断开之间的对应关系属于“与”的逻辑关系。
38、模拟量和数字量之间是不可以转换的。
39、若逻辑变量a和b只要有一个取值为0，y取值就为0，则y=ab。
40、复合逻辑运算都可以用与、或、非三种基本运算的组合形式来表示。
41、余3码、bcd格雷码属于有权码。
42、异或的逻辑规律是两个变量取值不相同时，输出为1，两个变量取值相同时，输出为0。
43、一位十六进制数可以用（ ）位二进制数来表示。（用数字表示）
44、奇校验码的任意一个码组中，1的个数总是（ ），它可以检测一位或奇数 位错误。
45、将二进制、八进制和十六进制转换为十进制的共同规则是（ ）。
46、字母字符“c”对应的ascii码是（ ）。
47、用与、或、非等运算表示函数中各个变量之间描述逻辑关系的代数式叫（ ）。
48、将十进制的整数部分转换成等值的其他进制数采用的方法是（ ）。
49、逻辑代数的基本逻辑运算是与、或和（ ）。
第5讲 逻辑函数的公式化简法测试题21、下列描述式中，等式不成立的是 。
a、
b、
c、
d、
2、一个4输入端或非门，使其输出为1的输入变量组合有 种。
a、1
b、4
c、8
d、15
3、一个4输入端与非门，使其输出为0的输入变量组合有 种。
a、1
b、2
c、4
d、15
4、
a、
b、
c、
d、
5、
a、
b、
c、
d、
6、
a、
b、
c、
d、
7、下列等式正确的是 。
a、a ab b=a b
b、
c、
d、
8、逻辑代数的运算法则不正确的是 。
a、
b、
c、
d、
9、逻辑函数化简结果正确的是 。
a、y=a
b、y=b
c、y=1
d、y=a b
10、下列描述式中，等式不成立的是 。
a、
b、
c、
d、
11、逻辑函数化简结果正确的是 。
a、y=a d
b、
c、y=ad
d、y=a b
12、逻辑函数化简结果正确的是 .
a、
b、y=a
c、y=abcd
d、
13、逻辑函数化简结果正确的是 。
a、
b、
c、
d、
14、逻辑函数 化简结果正确的是 。
a、y=a
b、y=b
c、y=1
d、y=a b
15、逻辑函数，可用与非门和非门表示为 。
a、
b、
c、
d、
16、逻辑函数y=ab ac bc，可用与非门表示为 。
a、
b、
c、
d、
17、逻辑函数，可用与非门和非门表示为 。
a、
b、
c、
d、
18、和逻辑式相等的是 。
a、abc
b、1 bc
c、
d、a
19、二输入或非门，其输入为a,b，输出为y，则其表达式y= 。
a、ab
b、
c、
d、a b
20、一个宿舍四名同学，宿舍门打开和四名同学手中的钥匙是 逻辑关系。
a、非
b、与
c、或
d、与非
21、同或的表达式为 。
a、a-b
b、a b
c、ab
d、
22、逻辑函数，当abc的取值为 时，f=1。
a、000
b、011
c、101
d、111
23、函数是最简 表达式。
a、或与
b、与或非
c、与非与非
d、或非或非
24、逻辑函数与满足 关系。
a、互非
b、对偶
c、相等
d、无任何关系
25、下列逻辑代数基本定律错误的是
a、a·0=0
b、a·1=1
c、1 a=a
d、a·a=a
e、a a=2a
26、逻辑代数的表示方法有
a、真值表
b、逻辑函数表达式
c、卡诺图
d、逻辑图
e、电路图
27、有关逻辑函数的取值，错误的是
a、只能是1
b、只能是0
c、只有0和1
d、可以取任意整数
28、若x＋y=x，则必有y=0。
29、a⊙b⊙c =a⊕b⊕c
30、已知x＋y=x＋z，则必有y=z。
31、偶数个变量同或的结果与异或的结果互非。
32、根据对偶定理，逻辑式与其对偶式是相等的。
33、一个包含变量a的逻辑等式中，若以另外一个逻辑式代入式中所有a的位置，则等式可能不再成立。
34、逻辑函数的最简“与-或式”规则是乘积项（与项）最少，且每个乘积项里的因子最少。
35、逻辑函数的最简形式是唯一的。
36、由三个开关并联起来控制一盏灯时，电灯的亮与不亮同三个开关的闭合或断开之间的对应关系属于“与”的逻辑关系。
37、若逻辑变量a和b只要有一个取值为0，y取值就为0，则y=ab。
38、复合逻辑运算都可以用与、或、非三种基本运算的组合形式来表示。
39、逻辑代数基本公式中的交换律与结合律和普通代数的运算规则相同。
40、异或的逻辑规律是两个变量取值不相同时，输出为1，两个变量取值相同时，输出为0。
41、若一个等式成立，则其对偶式也一定相等。
42、奇数个逻辑变量a连续同或，结果为 ______。
43、定理指出，对于任意一个逻辑式y，若将其中所有的“·”换成“ ”，“ ”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，则得到的结果就是y的逻辑非。
44、对于任何一个逻辑式y，若将其中的“·”换成“ ”，“ ”换成“·”，“0”换成“1”，“1”换成“0”，则可得到一个新的逻辑式y*， y*即为y的 式。
45、描述逻辑函数各个变量取值组合和函数值对应关系的表格叫
46、若逻辑函数,则其或与形式是
第7讲 逻辑函数的卡诺图化简法测试题31、一个4变量逻辑函数，下列 是其最小项之一。
a、abc d
b、acd
c、ab cd
d、
2、下列说法正确的是 。
a、一个逻辑函数全部最小项之和恒等于0
b、一个逻辑函数全部最大项之和恒等于0
c、一个逻辑函数全部最小项之积恒等于1
d、一个逻辑函数全部最大项之积恒等于0
3、将逻辑函数式化为最小项之和的形式为 。
a、
b、
c、
d、
4、一个4输入端与非门，使其输出为1的输入变量组合有 。
a、1
b、2
c、4
d、15
5、
a、
b、
c、
d、g(a,b,c)=a(b c)
6、将逻辑函数式化为最小项之和的形式为 。
a、
b、
c、
d、
7、将逻辑函数式化为最大项之积的形式为 。
a、
b、
c、
d、
8、函数的反函数是 。
a、
b、
c、
d、
9、将逻辑函数式化为最大项之积的形式为 。
a、
b、
c、
d、
10、将逻辑函数式化为最大项之积的形式为 。
a、
b、
c、
d、
11、将逻辑函数式化为最小项之和的形式为 。
a、
b、
c、
d、
12、逻辑函数的卡洛图表示正确的是 。
a、
b、
c、
d、
13、
a、
b、y=m1 m4 m7
c、
d、
14、
a、y=a c d
b、y=ab c d
c、
d、
15、
a、
b、
c、
d、
16、
a、
b、
c、
d、
17、
a、y=b c d
b、
c、
d、y=a c d
18、
a、y=b c
b、
c、
d、b或c
19、
a、
b、
c、
d、
20、
a、
b、
c、
d、
21、用卡诺图法将逻辑函数化为最简“与或”式，给定的约束条件为ab cd=0，结果正确的是 。
a、
b、
c、
d、y=b ad ac
22、逻辑函数的最简与或式是 。
a、
b、
c、
d、
23、在输入变量的任何取值下必有一个且仅有一个最小项的值为0。
24、任意两个最小项的乘积为0。
25、某一最小项若不包含在逻辑式f中，则必在f的对偶式中。
26、任何逻辑函数均可化为最小项之积或最大项之和的标准形式。
27、卡诺图中紧挨着的方格是逻辑相邻的，上下、左右相对应的方格不是相邻的。
28、逻辑函数的卡诺图表示不是唯一的。
29、卡诺图中2n个相邻“1”格的最小项可以合并成一个与项，并消去n个变量。
30、只有一个变量不同的两个最小项的乘积等于各相同变量之积。
31、4变量卡诺图，可圈的相邻小方格最大数为8。
32、在n个变量的卡诺图中，若有个“1”格相邻（k=0，1，2，3，…，n），它们可以圈在一起加以合并，合并时可以消去k个不同的变量，简化为一个具有（n-k）个变量的与项。
33、只有一个变量不同的两个最大项的乘积等于各相同变量之和。
34、卡诺图中2个相邻“1”格的最小项可以合并成一个与项，并消去一个变量。
35、卡诺图化简得到的最简与或式是唯一的。
36、在化简逻辑函数时，需要把无关项置0。
37、合并最小项时，究竟把卡诺图上的“×”作为1还是0，应以得到的相邻最小项矩形组合最大，而且矩形组合数目最小为原则。
38、在n变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次，则称m为该组变量的 。
39、卡洛图的每个小方格代表逻辑函数的一个 。
40、卡洛图中几何相邻的小方格具有 相邻性，即两相邻小方格所代表的最小项只有一个变量取值不同。
41、卡诺图中变量的取值不能按照自然二进制数的顺序排列，必须按 码排列。
42、卡诺图中的小方格数等于最小项总数，若逻辑函数的变量数为4，则小方格数为 个。
43、在某些情况下，输入变量的取值不是任意的。当限制某些输入变量的取值不能出现时，可以用它们对应的最小项恒等于0来表示。这些恒等于0的最小项叫 项。
44、约束项和任意项统称为逻辑函数中的 项，在卡诺图中用“×”表示。
45、有时输入变量的某些取值是1还是0皆可，并不影响电路的功能。在这些变量取值下，其值等于1的那些最小项称为 项。
作业11、设三变量a、b、c，当变量组合值中出现偶数个1时，输出l为1，否则为0。列出此逻辑关系的真值表，并写出逻辑表达式。
2、总结几种常用的进位计数制的优缺点及其相互转换的方法。
3、
4、
5、对于三变量的逻辑函数，试分别写出其所有的最小项，并举例说明最小项的性质。
第11讲 其它类型数字集成电路测试题41、数字电路中，正、负逻辑的规定是 。
a、正逻辑低电平为“0”，高电平为“1”；负逻辑高电平为“0”，低电平为“1”
b、正逻辑低电平为“1”，高电平为“0”；负逻辑高电平为“1”，低电平为“0”
c、正负逻辑都是高电平为“0”，低电平为“1”
d、正负逻辑都是高电平为“1”，低电平为“0”
2、在数字电路中，晶体三极管主要工作在 区。
a、放大区
b、截止区和饱和区
c、击穿区
d、任意
3、下图所示电路可实现的逻辑关系为
a、与
b、或
c、非
d、异或
4、下图所示电路实现的逻辑关系为
a、与非
b、或非
c、同或
d、异或
5、分立元件电路的缺陷包括以下 。
a、体积大、功耗大、可靠性差
b、易发生高、低电平的偏移
c、不利于直接驱动负载电路
d、以上均是
6、典型ttl、cmos、ecl逻辑门中，时延最小、功耗最低和速度最快的门电路分别 。
a、ttl、cmos、ecl
b、ttl、cmos、ecl
c、ecl、cmos、ttl
d、cmos、cmos、ecl
7、下面哪个不属于集成电路的优点 。
a、体积小
b、重量轻
c、成本高
d、寿命长
8、下列 不属于cmos反相器的特点。
a、静态功耗低
b、工作速度快
c、工作频率不受限制
d、噪声容限高
9、下列器件通常被当做cmos电路的缓冲器使用的是 。
a、cmos传输门
b、cmos反相器
c、cmos与非门
d、cmos异或门
10、一个二输入cmos与非门，一输入端接一只10kω的电阻接地，另一输入端接变量a，则输出y= ：
a、0
b、1
c、a
d、
11、一个二输入cmos异或门，一输入端接一只10kω的电阻接地，另一输入端接变量a，则输出y= ：
a、0
b、1
c、a
d、
12、一个二输入cmos或非门，一输入端接一只10kω的电阻接地，另一输入端接变量a，则输出y= ：
a、0
b、1
c、a
d、
13、下列cmos器件可以当做模拟开关使用的是 ：
a、cmos传输门
b、cmos或非门
c、cmos与非门
d、cmos异或门
14、下面 性能cmos相对ttl门电路较差。
a、输入阻抗
b、抗干扰能力
c、工作速度
d、静态功耗
15、下面 说法不符合cmos集成门电路的特点。
a、噪声容限大
b、温度稳定性好，但抗辐射能力较差
c、扇出能力强
d、集成度高，成本低
16、
a、a
b、b
c、c
d、d
17、下列 门电路输出端可以并联使用？
a、ttl oc
b、ttl或非
c、ttl与非
d、cmos 异或
18、
a、a
b、b
c、c
d、d
19、一个二输入ttl与非门，一输入端接一只10ω的电阻接地，另一输入端接变量a，则输出y= ：
a、0
b、1
c、a
d、
20、一个二输入ttl或非门，一输入端接一只10ω的电阻接地，另一输入端接变量a，则输出y= ：
a、0
b、1
c、a
d、
21、下图所示ttl门电路实现的逻辑功能为 。
a、与非
b、或非
c、同或
d、异或
22、一个二输入ttl异或门，一输入端接一只10ω的电阻接地，另一输入端接变量a，则输出y= ：
a、0
b、1
c、a
d、
23、oc门在使用时须在 之间接一电阻。
a、输出与地
b、输出与外接电源
c、输出与输入
d、输入与外接电源
24、下图所示的逻辑关系为：f1= 。
a、
b、
c、
d、
25、下列 电路输出端不可以并联使用？
a、ttl异或门
b、ttl oc门
c、cmos od门
d、cmos 三态门
26、ttl三态输出“与非”门电路的输出比ttl“与非”门电路多一个 状态。
a、高电平
b、低电平
c、高阻
d、低阻
27、下图所示的逻辑关系是：f2= 。
a、
b、
c、
d、
28、下列 可以实现总线结构。
a、ttl 异或门
b、ttl同或门
c、cmos 传输门
d、cmos三态门
29、下列 可以实现数据的双向传输。
a、ttl 三态门
b、ttl同或门
c、cmos 传输门
d、cmos反相器
30、下列 说法错误？
a、cmos od门输出端允许直接并联使用
b、cmos传输门可以直接处理模拟信号
c、ttl门电路输入端接任意电阻均相当于接‘0’电平
d、ttl三态门可输出三种状态，且输出端允许直接并联使用
31、目前，下列集成电路中，速度最慢的是 。
a、pmos
b、nmos
c、ttl
d、ecl
32、目前，下列双极型电路中，功耗最低且集成度较大的是 。
a、ttl
b、ecl
c、iil
d、htl
33、当需要将ttl门与cmos门两种器件互相连接时，在驱动门和负载门之间，关系不正确的是 。
a、voh(min)≥vih(min)
b、vol(max)≤vil(max)
c、— ioh(max) ≤niih(max)
d、iol(max) ≥ — miil(max)
34、数字电路对元、器件参数精度和电源稳定度较模拟电路低一些。
35、提高数字电路的运算精度主要靠提高电源的稳定度。
36、用单开关电路获得高、低电平的主要特点是静态功耗低。
37、当外加电压突然由正向变为反向时，二极管内部电流立即为零。
38、cmos与非门的多余输入端可连在高电平上。
39、cmos集成电路的功耗随频率的升高而显著降低。
40、ttl与非门输入端悬空相当于接了高电平。
41、ttl门电路输出端不能直接接电源，必须外接电阻后再接电源。
42、ttl74系列电路可直接驱动cmos 74hct系列电路。
43、ttl74ls系列电路可直接驱动cmos 4000系列电路。
44、cmos器件的输入信号严禁超出电源电压范围。
45、多个具有三态输出功能的ttl逻辑门的输出端相连，使用时必须满足： 任何时刻，最多只有一个三态门的输出有效，其它三态门都是高阻抗输出条件。
46、用以实现基本逻辑功能和复合逻辑运算的单元电路称为 。
47、在数字电路中，晶体三极管工作在深度饱和状态时，其ce结之间的压降一般仅为 v。
48、cmos逻辑门输出高电平、低电平的典型值为 vdd和 。
49、cmos反相器和 是构成复杂cmos逻辑电路的两种基本模块。
50、门电路输出端最多能带同类门的个数称为门电路的 。
51、ttl逻辑门输出高电平、低电平的典型值为 和 0.3v 。
52、多个集电极开路ttl逻辑门的输出端相并连，可以实现 功能。
53、bi-cmos集成门电路 部分通常采用cmos结构。
54、bi-cmos集成门电路 部分通常采用双极型晶体管。
第12讲 组合逻辑电路的分析和设计方法测验题51、下列不属于组合逻辑电路的逻辑功能描述方式的是 。
a、真值表
b、逻辑电路图
c、波形图
d、数理方程
2、下列描述组合逻辑电路的方式中具有惟一性的是 。
a、卡诺图
b、逻辑电路图
c、波形图
d、vhdl
3、一个4输入端或非门，使其输出为1的输入变量组合有 种。
a、1
b、4
c、8
d、15
4、如下图所示，输出f为1，a、b、c的取值应为 。
a、101
b、011
c、110
d、111
5、分析下图所示电路的逻辑功能，求出其输出的逻辑表达式，并说明电路逻辑功能的特点,下列正确的选项是 。
a、，格雷码变换电路
b、，三变量的奇偶检测电路
c、，格雷码变换电路
d、，三变量的奇偶检测电路
6、组合逻辑电路的分析是指 。
a、已知逻辑要求，列真值表的过程
b、已知逻辑要求，求解逻辑表达式并画逻辑图的过程
c、已知逻辑电路图，求解逻辑表达式并化简的过程
d、已知逻辑电路图，求解或验证逻辑功能的过程
7、分析下图的逻辑电路，其中y1的逻辑函数表达式为：
a、
b、a⊙b⊙c
c、
d、
8、组合逻辑电路的一般设计流程包括以下步骤：a、进行逻辑抽象；b、将逻辑函数化简或变换成适当的形式; c、写出逻辑函数式 d、选定器件的类型;e、工艺设计; f、画出逻辑电路图。则这些步骤正确的排序是： 。
a、a->d->c->b->f->e
b、a->c->e->f->b->d
c、a->c->d->b->f->e
d、a->c->b->d->e->f
9、用或非门设计一个组合电路，其输入为8421bcd码，输出l，当输入数能被4整除时为1，其它情况下为0；下列设计正确的逻辑电路是 。
a、
b、
c、
d、
10、用与非门设计四变量的多数表决电路，当输入变量a、b、c、d有三个或三个以上为1时输出为1，输入为其他状态时输出为0。正确的设计电路是 。
a、
b、
c、
d、
11、三位二进制普通编码器框图如下图所示，用与非门实现逻辑表达式正确的是 。
a、
b、
c、
d、
12、8线－3线优先编码器74ls148接通电源后，无论编码输入怎样变化，所有输出均被封锁在高电平，则其原因可能是： 。
a、电源有问题
b、编码输入无效
c、选通输入端没有接地
d、扩展端没有接地
13、8线－3线优先编码器的输入为i0-i7，当优先级别最高的i7有效时，其输出的反码的值是 。
a、111
b、010
c、000
d、101
14、8线－3线优先编码器74ls148接通电源后，其选通输出端输出低电平，则其原因可能是： .
a、电源有问题
b、无有效编码输入
c、选通输入端没有接地
d、扩展端没有接高电平
15、用两片74ls148接成16线-4线优先编码器，正确的连接电路图是 。
a、
b、
c、
d、
16、8线－3线优先编码器74ls148接成如图所示电路，则表中（2）所对应的编码值是：
a、1001
b、1000
c、0111
d、0110
17、下表所列真值表的逻辑功能所表示的逻辑器件是：
a、译码器
b、普通编码器
c、优先编码器
d、比较器
18、已知74ls138译码器的输入三个使能端（s1=1，）时，地址码a2a1a0=011，则输出~是 。
a、11111101
b、10111111
c、11110111
d、11111111
19、已知74ls138译码器的输入三个使能端（s1=0，）时，地址码a2a1a0=001，则输出~是 。
a、11111101
b、11111111
c、11110111
d、00000010
20、已知74ls138译码器的输入三个使能端设置为s1=1，，则下图所示电路的逻辑功能为 。
a、1位全加器
b、1位全减器
c、半加器
d、编码器
21、写出下图中z1、z2、z3的逻辑函数表达式，并化为最简的”与-或”表达式，正确的是： 。
a、
b、
c、
d、
22、试画出用4-16线译码器74ls154和门电路产生如下多输出逻辑函数的逻辑图，正确的是 。
a、
b、
c、
d、
23、下列 不属于led的优点。
a、工作电压低
b、响应时间短
c、亮度较高
d、工作电流较小
24、下列 不属于lcd的特点。
a、功耗极小
b、响应时间一般较led长
c、亮度较高
d、工作电压较低
25、下列可用作数据分配器的是 。
a、普通编码器
b、优先编码器
c、加法器
d、译码器
26、一个数据选择器的地址输入端有3个时，最多可以有 个数据信号输出。
a、4
b、6
c、8
d、16
27、下列各式中， 的四变量a、b、c、d的最小项。
a、abc
b、a b c d
c、abcd
d、a b d
28、下列属于常用的数码显示器的有:
a、led
b、lcd
c、离子显示板
d、荧光数码管
29、组合逻辑电路无法消除竞争-冒险的是 。
a、在输出端接入滤波电容
b、后级加缓冲电路
c、屏蔽输入信号的尖峰干扰
d、修改逻辑设计
30、在以下电路中，加以适当的辅助门电路， 适于实现输出组合逻辑电路。
a、数值比较器
b、二进制译码器
c、七段显示译码器
d、数据选择器
31、组合逻辑电路的特点是“入变出即变"。
32、仅由与非门构成的逻辑电路一定是组合电路。
33、普通编码器在任何时刻只允许有1路有效信号到达编码器的输入端。
34、译码器哪个输出信号有效取决于译码器的地址输入信号。
35、组合逻辑电路中任何时刻的输出仅取决于该时刻的输入。
36、组合逻辑电路在电路结构中包含记忆元件。
37、组合逻辑电路的分析中必须进行函数式化简和变换。
38、组合逻辑电路的分析中可以借助真值表分析逻辑功能。
39、组合逻辑电路中器件数量最少就达到了最简。
40、组合逻辑电路设计中可以使用中规模集成电路实现。
41、普通编码器任何时刻只允许输入一个编码信号。
42、优先编码器允许同时输入多个编码信号。
43、优先编码器可以代替普通编码器，但普通编码器不能代替优先编码器。
44、优先编码器扩展不需要利用附加控制端。
45、优先编码器扩展中必须首先确定好优先级。
46、二-十进制优先编码器输入输出都是低电平，其编码是反码。
47、组合逻辑电路在电路结构上只由逻辑门组成，不包含 元件，输入和输出之间无反馈。
48、组合逻辑电路设计时应遵循 原则。
49、列出正确的 是组合逻辑电路设计的关键。
50、编码器的逻辑功能是把输入的每一个高低电平信号编成一个对应的 代码。
51、对100个不同的符号进行编码，至少需要 位二进制数。
52、8线－3线优先编码器74ls148接通电源后，若编码信号输入从~依次为01000101，则其编码输出为 。
53、优先编码器的特点是允许同时输入多个编码信号，但只对其中 的信号进行编码。
54、常用的译码器有二进制译码器、二-十进制译码器和 等。
55、是编码的反操作，其逻辑功能是将每个输入的二进制代码对应输出为高、低电平信号。
56、由发光二极管组成的七段数码显示器，当采用共阳极接法时，若a~g=0100100，则显示的数字是 。
57、半导体数码显示器的内部接法有两种形式：共阳极接法和共阴极接法。对于共阴极接法的发光二极管数码显示器，应采用 电平驱动七段显示译码器。
58、显示译码器的逻辑功能是将数字（0～9）、文字、符号（a~f)等的二进制代码翻译并显示出来，它包括 和数码显示器两部分。
59、在需进行大容量译码时，可将译码器芯片进行 。
60、在存储器中，译码器输入地址码，输出为存储单元地址，如 位地址线可寻址个单元。
实验一1、实验一 2-4译码器 对初学者而言，组合电路的设计是我们入门数字电路的第一步，对初学者而言，我们有着丰富的课程案例与大家共享，下面就是一个2-4译码器的设计说明。 1、设计说明 如下图所示，当我们按下a、b或g键时，即启动了译码器的控制端。根据译码器的功能表可知，g键可控制译码器的工作，g按键弹起时：ab=00，d1灯亮；ab=01，d2灯亮；ab=10，d3灯亮；ab=11，d4灯亮。g按键按下时：译码器不工作。 2-4译码器工作原理图 其中decode模块的功能是翻译ab的取值，但前提是我们不能使proteus为我们提供的功能芯片---74ls139，而是自制此元件，如上图所示，下面我们给出设计过程。 1.1 设计流程 组合逻辑电路的设计就是在给定逻辑功能及要求的条件下，通过设计方法，得到满足功能要求的逻辑电路。 组合逻辑电路的设计流程如下图所示，首先我们需要绘制2-4译码器的真值表，其次我们需要根据真值表绘制卡诺图并化简，得到逻辑表达式，最终根据表达式绘制逻辑电路并进行仿真。 1.2 设计步骤 1）绘制真值表（参考真值表如下图所示：） 如要求绘制的表达式，首先写出其真值表 a b 00 01 11 10 0 0 0 0 0 1 1 0 0 0 2）由此写出逻辑表达式： 3) 据此，完成、、的表达式，并完成电路仿真。 2、设计步骤 1）首先，完成核心芯片decode模块的设计，实现2-4译码器的一般译码功能，如图所示： 2 ）为decode模块加入外围电路，如按键和led灯，如图所示： 在完成上述设计后，你可能需要继续扩展本设计的功能，如3-8译码器及增加相应的使能控制，请努力试试吧！！ 2-4译码器属于组合电路中门电路设计的实验项目，该项目的完成要求具体如下： 1. 2-4译码器如使用集成电路74ls139实现，该项目的成绩无效，不计入总成绩。 2. 2-4译码器的输入端如果仅有a、b两个输入，没有芯片的使能控制en，只能计入总分的50%。 3. 译码器的实验报告需要包含真值表、表达式、逻辑电路的仿真效果图（可以包含多张）等，请将报告内容完整呈现。 4. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 5. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
实验二1、实验二 四人表决器 用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1”。 设计步骤：根据题意列出真值表如表2－1所示，再填入卡诺图表2－2中。 表2－1 d a b c z 表2－2 da bc 00 01 11 10 00 01 11 10 由卡诺图得出逻辑表达式，并演化成“与非”的形式 表达式 。 根据逻辑表达式画出用“与非门”构成的逻辑电路。 设计效果图如下所示: 用仿真实验验证逻辑功能。 四人表决器属于组合电路中门电路设计的实验项目，该项目的完成要求具体如下： 1. 四人表决的输入终端可以用按钮、逻辑静态终端、开关等替代，但表决结果至少需要有一支发光二极管的输出来显示。 2. 如四人表决电路的逻辑符合要求，但输出有误，只能计入总分的50%。 3. 四人表决器能否表决可以加入使能控制，但不能影响到表决器逻辑的要求，即没有优先权的设计。 4. 四人表决器的实验报告需要包含真值表、表达式、逻辑电路的仿真效果图（可以包含多张）等，请将报告内容完整呈现。 5. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 6. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
第16讲 若干常用中规模组合逻辑电路-加法器作业21、试用四选一数据择器设计一判定电路。只有在主裁判同意的前提下，三名副裁判中多数同意，比赛成绩才被承认，否则，比赛成绩不被承认。
2、下图为3线-8线译码器74lsl38和八选一数据选择器74lsl51组成的电路，试分析整个电路的功能。八选一数据选择器74lsl51的功能见表所示。
3、试用译码器74ls138和适当的逻辑门设计一个三输入变量的判奇电路（判别1的个数是否为奇数）。
第17讲 若干常用中规模组合逻辑电路-数值比较器及奇偶校验器测试题61、在下列器件中，不属于组合逻辑电路的是： 。
a、环形计数器
b、数据分配器
c、优先编码器
d、二-十进制译码器
2、1路-路数据分配器数据输入端的个数是： 。
a、n
b、2n
c、
d、1
3、下列 可以当做数据分配器使用。
a、加法器
b、译码器
c、优先编码器
d、普通编码器
4、试用门电路设计一个1路-4路数据分配器，正确的是：
a、
b、
c、
d、
5、数据选择器是把 输入接过来送给 输出。
a、一个，多个中的一个
b、一个，一个
c、多个中的一个，一个
d、多个中的一个，多个中的一个
6、8选1数据选择器ct4151芯片构成下图所示电路，则y(d，c，b，a)= 。
a、（3,4,7,8,13）
b、（1,3,4,7,8,13）
c、（1,3,4,7,8,9,13）
d、（3,4,7,8,9,13）
7、一个64选1的数据选择器有 个选择控制信号输入端。
a、6
b、8
c、16
d、32
8、一个数据选择器的地址端有3个时，最多可以有 个数据输入信号。
a、3
b、6
c、8
d、16
9、若将一组并行数据转换为串行数据输出可以应用 。
a、数据选择器
b、数据分配器
c、加法器
d、比较器
10、试用一片8选1数据选择器74ls152设计一函数发生电路，其功能如下表所示。正确的设计是:
a、
b、
c、
d、
11、使用数据选择器和数据分配器实现组合逻辑函数f的共同点不包括：
a、省时方便
b、一般需对f进行化简，设计比较繁琐
c、集成芯片使用的数目一般较少
d、检查和排除故障容易
12、用双4选1数据选择器设计三变量的逻辑函数：，正确的是:
a、
b、
c、
d、
13、用一片8选1数据选择器74ls151实现逻辑函数，正确的是:
a、
b、
c、
d、
14、下图为由双4选1数据选择器74ls153和门电路组成的组合逻辑电路,则输出z与输入x3x2x1x0之间的逻辑关系是：
a、检测8421bcd码
b、全加器
c、编码器
d、偶数“1”检测器
15、某组合逻辑电路的输入（a、b、c）输出波形（x、y）如下图所示，则其逻辑功能是：
a、编码器
b、半加器
c、1位全加器
d、译码器
16、半加器和的输出端与输入端的逻辑关系是 。
a、与非
b、或非
c、与或非
d、异或
17、四位超前进位加法器74ls283提高了工作速度，原因在于 。
a、各位的进位是依次传递的
b、它是四位串行进位加法器
c、内部具有四个全加器
d、各位的进位是同时形成的
18、下图所示为2个4位二进制数相加的串接全加器逻辑电路图，运算后的cos3s2s1s0结果是 。
a、11000
b、11001
c、10111
d、10101
19、用74ls138和与非门实现一个全加器，电路正确的是： 。
a、
b、
c、
d、
20、设计一个代码转换电路，要求将bcd代码的8421码（dcba）转换成余3码（y3y2y1y0），则可实现该功能的电路是 。
a、
b、
c、
d、
21、试设计一个代码转换电路，将余3码（y3y2y1y0）转换成8421bcd码（dcba），则可实现该逻辑功能的电路是： 。
a、
b、
c、
d、
22、下列叙述错误的是： 。
a、数值比较器可以比较数字大小
b、实现两个一位二进制数相加的电路叫全加器
c、译码器也可以当做数据分配器使用
d、编码器可分为普通编码器和优先编码器
23、74ls85为四位二进制数据比较器。如果只进行4位数据比较，那么三个级联输入端a
b，a=b应为： 。
a、ab接地，a=b接地
b、ab接高电平，a=b接高电平
c、ab接高电平，a=b接地
d、ab接地，a=b接高电平
24、在下列器件中，不属于组合逻辑电路的是： 。
a、数据选择器
b、移位寄存器
c、数值比较器
d、超前进位加法器
25、如果采用偶校验方式，下列选项中接收端收到的校验码， 是不正确的。
a、00100
b、10100
c、11011
d、11110
26、已知字符t的ascii码值的十进制表示为84d，如果将最高位设置为奇校验位，则字符m的ascii码值设置奇校验位后，它的二进制表示为 。
a、01001101
b、11001101
c、01101011
d、10111101
27、只考虑本位数而不考虑低位来的进位的加法称为( )。
a、全加
b、半加
c、全减
d、半减
28、用文字、符号或者数码表示特定对象的过程，叫做( )。
a、译码
b、输入
c、输出
d、编码
29、将4个1异或的结果是( )。
a、不定
b、1
c、0
d、1111
30、全加器与半器的区别是( )。
a、全加器、半加器都要考虑低位来的进位
b、半加器要考虑低位来的进位，全加器则不需要考虑
c、全加器、半加器都不用考虑低位来的进位
d、全加器要考虑低位来的进位，半加器则不需要考虑
31、用高电平是输出有效电平的译码器实现组合逻辑电路时，还需要增加( )。
a、与门
b、或非门
c、与非门
d、或门
32、当输入变量中“1”的个数为偶数时，奇校验器的输出为( )。
a、1
b、0
c、不定
d、01
33、将4位bcd码的十组代码翻译成0~9十个对应的输出信号的电路,称为( )译码器。
a、2线－4线
b、4线－2线
c、10线－4线
d、4线－10线
34、试确定图示电路的输出逻辑状态。h和z的输出分别为( )。
a、1和1
b、0和1
c、1和0
d、0和0
35、四位数值比较器7485连接如图，图中a和b是2个四位二进数，y=1表示( )。
a、a大于或等于b
b、a小于或等于b
c、a不等于b
d、错误的连接
36、3-8线译码器74138连接如图，能完成函数的是( )
a、f3
b、f2
c、f1
d、都不能
37、半导体数码管的每个显示线段都是由（ ）构成的。
a、发光二极管
b、发光三极管
c、灯丝
d、熔丝
38、用低电平为输出有效的译码器实现组合逻辑电路时，还需要（ ）。
a、或门
b、与门
c、或非门
d、与非门
39、数据分配器和译码器有着相同的基本电路结构形式。
40、数值比较器一般仅能比较两个数值是否相等。
41、当传送十进制数5时，在8421奇校验码的校验位上值应为1。
42、奇偶校验器具有单向单错的检测功能。
43、当传送十进制数7时，在余3bcd偶校验码的校验位上值应为1。
44、n位二进制编码器有2的n次方个输入，有n个输出。
45、两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化为若干步 运算和移位进行的。
46、是构成数字电路中算术运算器的基本单元。
47、数值比较器的扩展使用时，如需有较高的运算速度，则需采用 （串行/并行）扩展方式。
48、数据传输中接收及发送方约定采用偶校验，接收方收到这样一组数据（111001010）2（最后一位为监督码元），则数据是 （正确/错误）的。
49、输出低电平有效的二—十进制译码器的输入8421bcd码为0101时，其输出～为______。
50、当选用共阴极数码管时，应选用（ ）电平输出有效的七段译码器驱动。
项目一
1、病床呼叫器的设计及说明 设计说明： 本设计将完成一款简易的病床呼叫控制系统。设计中以8个病床为例，每一病床床头均有个紧急呼叫按钮，一旦病人按下紧急呼叫按钮，同楼层的护士站将显示病房紧急呼叫病床号并点亮指示灯。 在护士站的病房紧急呼叫中心，每一病房都有编号，用数码管显示哪一病房先按下病人紧急呼叫按钮，并要具有优先级判别的能力。即呼叫必须优先危重病人。设计的图纸大致如下： 设计要点： 1、呼叫器优先级别的设计 优先级的设置需要考虑采用具有优先功能的集成电路，设计中可以自制优先级电路，还可以考虑利用功能芯片优先编码器74ls148。 从74lsl48的功能表可看出，ei为片选控制端，当它为有效电平0时，电路处于正常工作状态，几个输入信号中i7的优先权最高，i0的优先权最低。cs是“有编码输入”信号，当它有效时，表示电路处于工作状态且有输入编码信号。由于没有输入编码信号时eo是“无编码输入”信号。 其功能表： 2呼叫器的数码管显示 cd4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动led。其引脚图如下所示。各引脚的名称：其中7、1、2、6分别表示a、b、c、d;5、4、3分别表示le、bi、lt;13、12、11、10、9、15、14分别表示 a、b、c、d、e、f、g。左边的引脚表示输入，右边表示输出。 cd4511d的功能表： 试根据上述说明，完成病床呼叫器的设计。 病床呼叫系统的评分标准 病床呼叫系统属于数字组合电路的综合实验项目，该项目的完成要求具体如下： 1. 病床呼叫的输入终端可以用按钮、逻辑静态终端、开关等替代，输入的病床数至少在5路以上。 2. 病床呼叫的终端显示需要包含数码管和指示灯，并适当加注文字标识。 3. 病床呼叫的电路逻辑涉及优先权问题，优先权的病房数目和普通病房的设计不做具体要求。 4. 病床呼叫的设计中所用芯片和元件需要列写清单，核心芯片需加入功能描述（或功能表）。 5. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 6. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
第20讲 触发器的逻辑功能描述及应用示例
20.1 触发器逻辑功能描述随堂测验
1、具有直接置位端和复位端的触发器，当触发器处于受cp脉冲控制的情况下时，这两端所加的信号为 。
a、
b、
c、
d、
2、下列jk触发器的状态转换图正确的是：
a、
b、
c、
d、
3、同一电路结构一般仅可做成同一逻辑功能的触发器。
4、同一逻辑功能的触发器可以用不同的电路结构实现。
5、触发器的功能描述方法有特性表、 和状态转换图三种。
20.2 触发器之间的相互转换随堂测验
1、用jk触发器实现d触发器的功能，下列电路正确的是 。
a、
b、
c、
d、
2、满足下列哪种条件时，jk触发器能够构成t触发器 。
a、j=k=1
b、j=1，k=0
c、j=k=t
d、j=k=0
3、当cp无效时，d触发器的状态为 ，当cp有效时，d触发器的次态为 。
a、1，d
b、0，d
c、
d、
4、列能够构成t’触发器的是： 。
a、j=k=1
b、r=1，s=0
c、j=k=t
d、d=
5、在jk、rs、t三种类型触发器中， 触发器功能最强，它包含了另外两种触发器的功能。
20.3 触发器应用示例随堂测验
1、电路如图所示，已知输入信号a和cp的电压波形，设触发器的初始状态均为q=0，则电路输出端y、z电压波形正确的是 。
a、
b、
c、
d、
2、维持－阻塞上边沿d-ff组成下图所示电路，设电路初态q1和q2均为0，为异步复位端。则电路q1和q2的输出波形正确的是： 。
a、
b、
c、
d、
3、用与非门构成的基本rs触发器置1状态时，其输入信号、应为 。
a、
b、
c、
d、
4、下图所示电路的逻辑功能是 。
a、8进制异步计数器
b、8进制同步计数器
c、7进制异步计数器
d、7进制同步计数器
5、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以做成不同逻辑功能的触发器。
测试题7
1、当集成维持－阻塞正边沿d型触发器的异步置0、置1端分别为时，触发器的次态 。
a、为0
b、与cp和d有关
c、只与cp正边沿有关
d、为1
e、只与d有关
2、将rs-ff转换成t-ff，下列转换最为合理的是：
a、
b、
c、
d、
3、下列存在约束条件的触发器包括 。
a、sr锁存器
b、维持阻塞正边沿rs触发器
c、主从rs触发器
d、同步d触发器
e、主从jk触发器
f、同步t触发器
4、主从jk型触发器是
a、在cp下降沿输出信号
b、在cp上升沿输出信号
c、在cp＝1的稳态下输出信号
d、输出与cp无关的
5、t触发器特性方程描述正确的是 。
a、
b、
c、
d、
6、用8级触发器可以记忆 种不同的状态。
a、256
b、8
c、16
d、128
e、255
7、已知r、s是2个与非门构成的基本rs触发器的输入端，则约束条件为 。
a、rs＝0
b、r＋s＝1
c、r＋s＝0
d、rs＝1
8、如下各触发器电路中，第 个电路能实现的功能电路。
a、2
b、1
c、3
d、4
9、下图中触发器均为边沿触发结构，且初始状态均为0，则电路在一系列cp信号作用下q1、q2、q3端输出电压波形正确的是 。
a、
b、
c、
d、
10、已知r、s是或非门构成的基本rs触发器的输入端，则约束条件为
a、rs＝0
b、r＋s＝1
c、rs＝1
d、r＋s＝0
11、若jk触发器的原状态为0，欲在cp作用后仍保持为0状态，则激励函数jk的值应是 。
a、j＝0，k＝×
b、j＝1，k＝1
c、j＝0，k＝0
d、j＝×,k=1
12、下列存在一次变化现象的触发器是 。
a、主从jk触发器
b、基本rs触发器
c、同步d触发器
d、负边沿jk触发器
e、主从d触发器
13、在下图所示的主从jk触发器电路中，cp和a的电压波形如图所示，则q端对应的电压波形正确的是 。（设触发器的初始状态为=0）
a、
b、
c、
d、
14、与非门构成的基本rs触发器，在下列 情况下可复位。
a、
b、，初态为0
c、
d、
15、已知基本rs触发器的、的电压波形，则下列q、的电压波形正确的是 。
a、
b、
c、
d、
16、基本rs触发器的特性方程，它的约束条件为 。
a、
b、
c、
d、
17、与非门构成的基本rs触发器，在下列 情况下处于“1”态。
a、
b、，初态为0
c、
d、
18、或非门构成的基本rs触发器，在下列 情况处于“0”态。
a、，初态为1
b、
c、
d、
19、下列触发器中，输入信号直接控制输出状态的是 。
a、基本rs触发器
b、同步rs触发器
c、主从jk触发器
d、维持阻塞d触发器
20、或非门构成的基本rs触发器，在下列 情况可直接置位。
a、
b、
c、
d、
21、同步jk触发器与同步d触发器的特性方程分别是 。
a、
b、
c、
d、
22、同步触发器的触发方式是 触发。
a、边沿
b、直接置位复位
c、脉冲
d、电平
23、当现态时，具备时钟条件后jk触发器的次态为 。
a、
b、
c、
d、
24、下列触发器中，存在一次变化现象的是 。
a、基本rs触发器
b、主从jk触发器
c、主从rs触发器
d、维持阻塞触发器
25、当输入j=k=1时，jk触发器所具有的功能是 。
a、置0
b、置1
c、保持
d、翻转
26、使触发器的状态变化分两步完成的触发器结构是 。
a、主从触发器
b、边沿触发器
c、电平触发器
d、同步触发器
27、若主从结构rs触发器的cp、s、r、各输入的电压波形已知，，触发器初态q=0，下列q的输出波形正确的是 。
a、
b、
c、
d、
28、下列 触发器有可能发生空翻现象。
a、同步rs触发器
b、同步d触发器
c、同步jk触发器
d、主从jk触发器
e、下边沿t触发器
29、下列描述正确的是 。
a、同步触发器的动作特点是在cp=1（高电平期间）的全部时间内，s、r、d、j、k、t等数据输入端的变化可引起触发器状态发生相应变化，因此常被称为电平触发器。
b、边沿触发器的动作特点是触发器的输出状态仅仅取决于cp脉冲上边沿或下边沿到来时的s、r、d、j、k、t等输入状态，在此前或之后，输入状态的变化对输出状态均无影响。
c、基本rs-ff(sr锁存器) 是构成各种高性能触发器的基本单元。
d、主从类型的触发器一个周期内仅在时钟下降沿有输出，且具有一次变化现象，因而有很强的抗干扰能力。
30、下列电路中， 可以实现。
a、1
b、2
c、3
d、4
31、下图所示是用维持阻塞结构d触发器组成的脉冲分频电路。则下列描述正确的是 。
a、y的周期是cp周期的1.5倍
b、y是cp的1.5分频
c、y的周期是cp周期的1/3
d、y是cp的3分频
32、描述触发器逻辑功能的方式包括 。
a、特性表
b、特征方程
c、状态转换图
d、时序图
33、jk触发器功能很强，辅以简单设计，它就能够实现以下 触发器的逻辑功能。
a、rs触发器
b、t触发器
c、t’触发器
d、d触发器
34、按照电路结构和动作特点，触发器可以分为： 。
a、rs锁存器
b、同步（电平）触发器
c、主从（脉冲）触发器
d、边沿触发器
35、按照表现出来的逻辑功能，触发器可以分为： 等。
a、d触发器
b、jk触发器
c、静态触发器
d、t和t’-ff
36、同步触发器产生空翻现象的原因包括： 。
a、采用主从触发方式
b、采用边沿触发方式
c、采用电平触发方式
d、在触发期间输入信号发生多次改变
37、主从触发器仅在cp信号下边（降）沿到达时进行输出，因而是一种典型的边沿触发器。
38、基本rs触发器仅由与非门或或非门构成，因而属于组合逻辑电路。
39、因为主从jk触发器具有一次变化现象，因而其具有很强的抗干扰能力。
40、边沿触发器的次态仅取决于cp信号的边沿到达时输入的逻辑状态，而在这时刻之前或以后，输入信号的变化对触发器输出的状态没有影响。
41、凡是结构形式上由两个同步触发器级联而成，且它们的时钟信号cp相位相反的触发器均为主从触发器。
42、触发器逻辑功能的基本特点是可以保存1位二值（0或1）信息。
43、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以做成不同逻辑功能的触发器。
44、与非门构成的基本rs触发器，当输入时，没有有效的输出信号，所以被定为禁止状态。
45、或非门构成的基本rs触发器的约束条件是。
46、若需存储n位二值信息，则至少需要 个触发器。
47、触发器有 （数字）个稳定状态。
48、能够存储 的基本单元电路称为触发器。
49、或非门构成的基本rs触发器，输入时，触发器处于 态。
50、在时钟脉冲cp信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。
实验三 趣味简易键盘
1、实验三 趣味简易键盘 1、设计说明 当组合电路的学习进入ic集成电路的设计阶段，我们就可以开始一个趣味的设计项目了，如下图所示，我们为大家准备了简易键盘的设计项目，其中上图左侧的17个按键中，最底部的按键为本键盘的使能控制端，其余的16个按键是我们的键盘阵列。如上图所示，当我们第四个按键时，数码管就会显示“4”的码型。 从上图中不难看出，本设计的核心模块为keyboard模块。根据组合电路的设计常规，我们需要分析本模块的主要功能：16线-4线编码器的功能。因此这既是组合电路2线-4线译码器的扩展，也能够帮助我们深刻掌握ic集成电路的设计优势和方法。 2、设计过程 1）选取适合的编码芯片 在本项目的设计之前，我们首先明确了16个键盘的设计指标，因此我们会选择16线-4线的编码芯片，也可以选取8线-3线的编码芯片进行级联。在目前的学习要求和芯片的市场导向基础上，我们选取8线-3线的编码芯片级联的方式完成16-4线编码要求，本项目中选取的是为常见的74ls148优先编码器。 74ls148优先编码器 2）查阅优先编码器的真值表，搭建级联电路： 根据真值表搭建级联电路的要求，低位的74ls148的输出端eo与下一片高位的74ls148输入端ei构成级联关系，如图所示： 注： 其余的连接关系需要有你独立完成。 3）完成级联电路后，你还会通过测试发现，每个8-3线编码器均会产生3位二进制，因此我们还需要设计组合电路实现2个三位二进制组合成四位二进制的运算，这里涉及了组合电路的基本内容。 注：重点实现四位二进制中最高位的编码逻辑。 4）搭建电路，验证编码器的功能 你可以通过带译码器的数码管（如下图），反复验证编码功能是否符合要求。 5）为电路加入键盘锁定键，即按下此键，键盘开锁正常工作；弹起此键，键盘锁死不能工作，此步骤的设计需要充分考虑74ls148的使能控制端口。据此我们就完成了本项目的主要要求。 3、设计步骤 1）搭建keyboard模块，完成16-4线的编码功能，如下图所示： 2）搭建外围的按键电路和显示电路，验证简易键盘的基本功能。 通过本项目的学习，请认真体会利用组合逻辑电路和集成ic芯片在完成不同设计中是如何相互配合的，这一点对于你在今后的电路设计道路中会很有帮助。 趣味简易键盘评分标准 趣味简易键盘属于组合电路中集成电路设计的实验项目，该项目的完成要求具体如下： 1. 键盘在启动按键的同时，显示当前的键值，如该功能没有实现则该项目不能计分。 2. 键盘显示的要求在10个按键以上，低于10个按键以50%的总分计入成绩。 3. 键盘可以设置一个锁定键，即完成键盘的使能控制en，该内容属于加分项。 4. 注意键盘无按键的情况下显示的内容，可以是“0”，“f”,或不显示，其余情况会作减分处理。 5. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 6. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
实验四 12进制计数器
1、实验四：12进制计数器1、 设计说明 我们已经掌握的同步、异步触发器的相关知识，现在让我们利用jk触发器设计一个12进制计数器吧！ 首先我们需要绘制12进制jk触发器设计的基本流程： 同步计数器的设计前我们首先需要熟悉j-k触发器的逻辑功能，掌握j-k触发器构成同步计数器方法，参考如下： 1．确定电路所需的触发器数目。 2．列出计数器的状态转换图。 3．根据状态转换图画出状态转换表。 4．根据状态转换表，写出j-k触发器的状态方程和驱动方程。 5．检查自启动性。 6．画出逻辑图。2、 选用仿真元件 2.1 jk触发器 2.2 常见门电路 三输入与门 非门 两输入或门3、 设计效果 12进制计数器评分标准 12进制计数器属于触发器课程的电路设计实验项目，该项目的完成要求具体如下： 1. 12进制计数器不能采用集成计数器芯片完成，只能用触发器设计，否则该项目不能计分。 2. 计数器的实现需要由四个触发器（同步或异步）设计而成，并通过数码管显示当前计数值，否则只能50%计入成绩。 3. 计数器可以设置一个清零键，该内容属于加分项。 4. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 5. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
作业3
1、设图中各触发器的初始状态皆为q=0，画出在cp脉冲连续作用下个各触发器输出端的波形图。
2、由jk触发器组成的逻辑电路如图所示，已知时钟脉冲和输入控制信号x的波形如图示，试画出触发器q端的波形。设触发器的初态为0。
3、电路如图所示，设各触发器的初始状态均为0。已知cp和a的波形，试分别画出q1、q2的波形。
4、如图所示电路由同步d触发器组成，在图示输入信号的作用下，试画出q1、q2端的输出波形，设触发器的初态均为0。通过此电路的分析，你能得出什么样的结论?
第18讲 sr锁存器
18.2 与非门构成的sr锁存器工作原理随堂测验
1、与非门构成的基本rs触发器，在下列 情况下可复位。
a、
b、,初态为0
c、
d、
2、已知基本rs触发器的、的电压波形，则下列q、的电压波形正确的是 。
a、
b、
c、
d、
3、基本rs触发器的特性方程，它的约束条件为 。
a、
b、
c、
d、
4、与非门构成的基本rs触发器，在下列 情况下处于“1”态。
a、
b、，初态为0
c、
d、
5、与非门构成的基本rs触发器，当输入时，没有有效的输出信号，所以被定为禁止状态。
18.3 或非门构成的sr锁存器工作原理随堂测验
1、或非门构成的基本rs触发器，在下列 情况处于“0”态。
a、，初态为1
b、
c、
d、
2、下列触发器中，输入信号直接控制输出状态的是 。
a、基本rs触发器
b、同步rs触发器
c、主从jk触发器
d、维持阻塞d触发器
3、或非门构成的基本rs触发器，在下列 情况可直接置位。
a、
b、
c、
d、
4、或非门构成的基本rs触发器的约束条件是。
5、或非门构成的基本rs触发器，输入时，触发器处于 态。
第19讲 触发器电路结构及动作特点
19.1 同步(电平)触发器的电路结构及动作特点随堂测验
1、同步jk触发器与同步d触发器的特性方程分别是 。
a、
b、
c、
d、
2、同步触发器的触发方式是 触发。
a、边沿
b、直接置位复位
c、脉冲
d、电平
3、当现态时，具备时钟条件后jk触发器的次态为 。
a、
b、
c、
d、
4、同步触发器产生空翻现象的原因包括： 。
a、采用主从触发方式
b、采用边沿触发方式
c、采用电平触发方式
d、在触发期间输入信号发生多次改变
5、在时钟脉冲cp信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。
19.2 主从(脉冲)触发器的电路结构及动作特点随堂测验
1、下列触发器中，存在一次变化现象的是 。
a、基本rs触发器
b、主从jk触发器
c、主从rs触发器
d、维持阻塞触发器
2、当输入j=k=1时，jk触发器所具有的功能是 。
a、置0
b、置1
c、保持
d、翻转
3、使触发器的状态变化分两步完成的触发器结构是 。
a、主从触发器
b、边沿触发器
c、电平触发器
d、同步触发器
4、若主从结构rs触发器的cp、s、r、各输入的电压波形已知，，触发器初态q=0，下列q的输出波形正确的是 。
a、
b、
c、
d、
19.3 边沿触发器的电路结构及动作特点-双极型随堂测验
1、当集成下边沿d型触发器的异步置0端，异步置1端时，触发器的状态 .
a、为0
b、为1
c、无法确定，与cp有关
d、无法确定，与d和qn有关
2、若一边沿jk触发器的原状态为0，欲在cp作用后变为1状态，则激励函数jk的值应是 。
a、j＝1，k＝1
b、j＝0，k＝×
c、j＝1，k＝×
d、j＝×，k＝0
3、已知维持阻塞d触发器各输入端的电压波形如图所示，设触发器初态q=0，下列q、端对应的电压波形正确的是 。
a、
b、
c、
d、
4、对于维持阻塞结构的d触发器，当cp=1期间，输入信号d由1跳转到0，则由于，输出状态q也由1跳转到0。
5、主从触发器的状态变化仅发生在cp的下降沿，在cp的其它期间触发器保持原态不变，所以它也是负边沿触发器。
19.4 边沿触发器的电路结构及动作特点-mos型随堂测验
1、下图是带使能端的cmos d触发器逻辑图。则当en=0时，传输门tg1 ，传输门tg2 ，是q= 。
a、截止，导通，d
b、截止，导通，
c、导通，截止，d
d、导通，截止，
2、由cmos与或非门构成如下电路，则该电路的逻辑功能描述正确的是： 。
a、sr锁存器，约束条件是：s r=0
b、主从rs-ff，约束条件是：sr=0
c、边沿rs-ff，约束条件是：s r=0
d、同步rs-ff，约束条件是：sr=0
3、用cmos边沿触发器和异或门组成如下电路，则输出z与cp脉冲的频率之比为： 。
a、1:1
b、2:1
c、3:1
d、4:1
4、边沿触发器的共同特点是触发器的次态仅取决于cp脉冲信号到达时的逻辑状态。
第22讲 时序逻辑电路的分析
测试题8
1、在下列器件中，不属于时序逻辑电路的是 。
a、移位寄存器
b、数据选择器
c、寄存器
d、计数器
2、时序逻辑电路如图1所示，则该时序逻辑电路是 。
a、同步时序逻辑电路
b、异步时序逻辑电路
c、mealy型电路
d、都不是
3、时序逻辑电路如图1所示，则图1所示电路的输出方程正确的是 。
a、
b、
c、
d、以上均不正确
4、时序逻辑电路如图1所示，则图1所示电路的驱动方程正确的是 。
a、
b、
c、
d、
5、时序逻辑电路如图1所示，则图1所示电路的状态方程正确的是 。
a、
b、
c、
d、以上均不正确
6、某电路的状态转换表如下所示，则其状态转换图正确的是 。
a、
b、
c、
d、
7、某同步时序电路及信号输入如下图所示，对应于clk、x波形的q1、q0和z的工作波形正确的是 。（假设电路的初始状态为00）
a、
b、
c、
d、
8、采用下边沿jk触发器设计同步时序逻辑电路，得到如图所示的输出波形，则下列 的描述是正确的。
a、共需要4个触发器
b、驱动方程为：
c、驱动方程为：
d、驱动方程为：
9、分析下图所示的同步时序逻辑电路，其电路功能为 。
a、具有自启动能力的七进制计数器
b、不具有自启动能力的七进制计数器
c、不具有自启动能力的六进制计数器
d、具有自启动能力的八进制计数器
10、分析下图所示的同步时序逻辑电路，其电路功能描述正确的是 。
a、当a=0时，该时序逻辑电路为同步四进制加法计数器； 当a=1时，该时序逻辑电路为同步四进制减法计数器。
b、当a=0时，该时序逻辑电路为同步四进制减法计数器； 当a=1时，该时序逻辑电路为同步四进制加法计数器。
c、该时序逻辑电路为同步四进制减法计数器，与a无关
d、该时序逻辑电路为同步四进制加法计数器，与a无关
11、下图所示的同步时序逻辑电路，其状态转换图描述正确的是：
a、
b、
c、
d、
12、由jk触发器构成的计数器电路如图所示，则对该电路进制及自启动能力描述正确的是： 。
a、不具有自启动能力的六进制计数器
b、具有自启动能力的六进制计数器
c、具有自启动能力的五进制计数器
d、不具有自启动能力的七进制计数器
13、下图所示时序逻辑电路的逻辑功能为：
a、异步六进制减法计数器
b、异步四进制加法计数器
c、同步四进制加法计数器
d、异步二进制减法计数器
14、任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来状态有关的电路叫( )。
a、时序逻辑电路
b、组合逻辑电路
c、模拟电路
d、数字电路
15、时序逻辑电路由( )和存储电路(即触发器)两部分组成。
a、三态门电路
b、集成oc门
c、组合逻辑电路
d、模拟电路
16、时序逻辑电路的功能表示方法有状态表、逻辑方程、状态转换图和( )。
a、真值表
b、逻辑图
c、卡诺图
d、时序图
17、在工作速度要求较高时应选用( )。
a、同步计数器
b、异步计数器
c、可逆计数器
d、循环计数器
18、由4级触发器构成的寄存器可以存入( )位二进制代码。
a、3
b、4
c、5
d、6
19、如图所示为某计数器的时序图，由此可判定该计数器为 。
a、十进制计数器
b、九进制计数器
c、四进制计数器
d、八进制计数器
20、电路如图t4.16所示，假设电路中各触发器的当前状态q2 q1 q0为100，请问在时钟作用下，触发器下一状态q2 q1 q0为 。
a、101
b、100
c、011
d、000
21、电路图t4.17所示。设电路中各触发器当前状态q2 q1 q0为110，请问时钟cp作用下，触发器下一状态为 。
a、101
b、010
c、110
d、111
22、以下叙述错误的是( )。
a、组合逻辑电路的功能特点是电路没有记忆能力
b、触发器具有记忆功能，是一种功能最简单的时序逻辑电路
c、异或门是判断两个输入信号是否相异的门电路，两输入信号相同则输出为0
d、异步计数器中各触发器的cp脉冲源是一样的
23、构成模值为256的二进制计数器，需要( )级触发器。
a、2
b、128
c、8
d、256
24、若4位同步二进制加法计数器当前的状态是0111，下一个输入时钟脉冲后，其内容变为( )。
a、0111
b、0110
c、1000
d、0011
25、在下列器件中，不属于时序逻辑电路的是( )。
a、计数器
b、移位寄存器
c、全加器
d、序列信号检测器
26、时序逻辑电路的主要组成电路是（）。
a、与非门和或非门
b、触发器和组合逻辑电路
c、施密特触发器和组合逻辑电路
d、整形电路和多谐振荡电路
27、在时序逻辑电路中，常常用翻转功能( )
a、完成约束项限制
b、实现定时
c、实现计数
d、实现分频
28、时序电路输出状态的改变( )。
a、仅与该时刻输入信号的状态有关
b、仅与时序电路的原状态有关
c、不仅与该时刻的输入状态有关，还与信号作用前电路的状态有关
d、都没关系
29、时序逻辑电路与组合逻辑电路的主要区别是 。
a、时序电路输出与输入之间存在反馈，组合电路则没有
b、时序电路必包含组合电路
c、时序电路具有记忆功能，组合电路则没有
d、时序电路中必含有记忆元件，组合电路则不含记忆元件
30、描述时序逻辑电路有三组方程，指的是 、 、 。
a、驱动方程
b、数理方程
c、状态方程
d、输出方程
31、描述时序电路逻辑功能的三大图表是 。
a、状态转换图
b、状态转换表
c、逻辑电路图
d、时序图
32、下列有关异步时序逻辑电路的特点说法正确的是：
a、异步时序逻辑电路所有触发器的cp端并不是统一动作
b、电路中有时钟信号的触发器才需要用特性方程计算次态
c、电路中没有时钟信号的触发器将保持原来的状态不变
d、异步时序逻辑电路较易产生竞争-冒险现象
33、数字逻辑电路按功能来划分两大类,它们分别是( )。
a、组合逻辑电路
b、触发器
c、计数器
d、时序逻辑电路
34、时序电路中必含有记忆功能的器件。
35、同步时序电路具有统一的时钟cp控制端。
36、所有触发器的cp端并没有完全连接在一起的时序逻辑电路是异步时序逻辑电路。
37、和异步计数器相比，同步计数器的显著优点是工作频率高。
38、在计时器中，循环工作的状态称为有效状态，如进入无效状态时，继续输入时钟脉冲后，能自动返回有效状态，称为能自启动。
39、如时序逻辑电路中的存储电路受统一的时钟脉冲控制，则为同步时序逻辑电路。
40、组成异步二进制计数器的各个触发器必须具有翻转功能。
41、同步计数器和异步计数器级联后仍为同步计数器。
42、时序逻辑电路的功能表示方法有真值表、函数式、状态转换图和时序图。
43、可以用来暂时存放数据的器件叫寄存器。
44、时序逻辑电路按照触发器时钟的连接方式不同，可以分为同步时序逻辑电路和（ ）两大类。
45、同步时序电路分析的“核心”步骤是借助触发器的新状态（次态）表达式列出时序电路的（ ）或画出状态转换图。
46、反映各触发器输入端的逻辑表达式是( )
47、由8个触发器构成计数器，它的计数状态最多为( )个。
48、描述同步时序逻辑电路的三组方程分别是：输出方程、驱动方程、（）。
49、任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来状态有关的电路叫( )
50、同步时序逻辑电路中所有的触发器的时钟信号为____时钟信号。
第26讲 其它常见时序逻辑电路及竞争-冒险现象
测试题9
1、同步计数器是指 的计数器 。
a、各触发器时钟端连在一起，统一由系统时钟控制
b、由同类触发器构成
c、可用前级的输出做后级触发器的时钟
d、可用后级的输出做前级触发器的时钟
2、下图为74ls161和7485组成的计数分频电路，则该计数器的模值为 。
a、6
b、5
c、7
d、8
3、下图所示电路的逻辑功能描述正确的是 （设各触发器初态为0）。
a、8相顺序脉冲产生器，不易产生竞争-冒险现象。
b、8相顺序脉冲产生器，且易产生竞争-冒险现象。
c、16相节拍脉冲产生器，不易产生竞争-冒险现象。
d、16相节拍脉冲产生器，且易产生竞争-冒险现象。
4、下图所示电路的逻辑功能描述正确的是 （设各触发器初态为0）。
a、每来5个时钟脉冲l亮一次，即模5计数器电路，且有自启动能力。
b、每来4个时钟脉冲l亮一次，即模4计数器电路，且有自启动能力。
c、每来6个时钟脉冲l亮一次，即模6计数器电路，但无法自启动。
d、每来7个时钟脉冲l亮一次，即模7计数器电路，但无法自启动。
5、由10级触发器构成的二进制计数器，其最大模值为 。
a、1024
b、10
c、20
d、1000
6、可以用来实现并/串转换和串/并转换的器件是 。
a、移位寄存器
b、计数器
c、存储器
d、全加器
7、下图所示电路的逻辑功能描述正确的是 （设各触发器初态为0）。
a、该电路是一个六进制循环码计数器，可以自启动。
b、该电路是一个五进制格雷码计数器，不可自启动。
c、该电路是一个七进制循环码计数器，不可自启动。
d、该电路是一个八进制格雷码计数器，可以自启动。
8、由3级触发器构成的环形和扭环形计数器的计数模值依次为 。
a、3和6
b、8和8
c、6和3
d、6和8
9、已知q3q2q1q0为同步十进制计数器的触发器输出，若以q3做进位，则其周期和正脉冲宽度是 。
a、10个cp脉冲，正脉冲宽度为2个cp周期
b、10个cp脉冲，正脉冲宽度为1个cp周期
c、16个cp脉冲，正脉冲宽度为4个cp周期
d、16个cp脉冲，正脉冲宽度为8个cp周期
10、异步计数器设计时，比同步计数器设计多增加的设计步骤是 。
a、求时钟方程
b、画原始状态转换图
c、进行状态编码
d、求驱动方程
11、构成模值为256的二进制计数器，需要 级触发器 。
a、8
b、2
c、128
d、256
12、由8级触发器构成的二进制计数器和十进制计数器最大模值分别为 。
a、8，8
b、256，256
c、256，100
d、256，128
13、考虑到触发器的触发特性，用 构成异步二进制加法计数器应最简单。
a、t’触发器
b、t触发器
c、d触发器
d、jk触发器
14、异步计数器的优点为: 。
a、速度快
b、电路结构简单
c、无竞争-冒险现象
d、工作频率高
15、在一个n位计数器中，各触发器的时钟信号到达有先有后，这种触发器称为 。
a、同步计数器
b、异步计数器
c、时空计数器
d、移位寄存计数器
16、用4位二进制同步加法计数器74161构成的计数器电路如图所示，则对该计数器应用电路功能描述正确的是： 。
a、余3码编码的十进制加法计数器
b、循环码编码的九进制加法计数器
c、8421-bcd码编码的十进制加法计数器
d、格雷码编码的4位二进制加法计数器
17、下图所示电路是 进制计数器。
a、59
b、60
c、61
d、30
18、下图 可以构成8进制计数器。
a、
b、
c、
d、
19、利用74194构成的移位寄存器如图1所示。在图示的工作模式下，数据输出的端口是：
a、.q0
b、q1
c、q2
d、q3
20、由移位寄存器74ls194和3-8线译码器组成的时序电路如图所示，则电路中z的输出序列是： 。
a、110100
b、010101
c、101001
d、010011
21、若要构建模24的移位寄存器型计数器，最少需要 片74194级联。
a、3
b、4
c、5
d、6
22、序列信号发生器的电路如图所示，其输出端产生的序列信号为：
a、1100011011
b、1110110101
c、10001101
d、1010110111
23、下列有关异步时序逻辑电路的特点说法错误的是：
a、其工作频率范围相对较窄，即工作频率不宜过高
b、不容易产生竞争－冒险
c、其设计步骤与同步时序逻辑电路设计步骤完全相同
d、所设计的电路一般较同步时序逻辑电路复杂。
24、同步计数器的优点包括： 。
a、速度快
b、电路结构简单
c、无竞争-冒险现象
d、工作频率高
25、所谓分频，即把脉冲串的频率由高分低，使输出信号的频率比输入信号的频率低。
26、时序逻辑电路由组合逻辑电路和存储电路两部分组成，且二者均必不可少。
27、对固定频率信号而言，n进制的计数器即n分频器。
28、一般地说，模值相同的同步计数器比异步计数器的结构简单，工作速度快。
29、在设计稳定性和工作频率要求较高的中大规模时序系统时一般采用同步时序电路来设计。
30、异步时序逻辑电路的设计时选择时钟cp的原则是在确保触发器翻转所需要的前提下，尽可能取脉冲数量少的作为触发的脉冲信号。
31、下列状态方程的时序逻辑电路，可以自启动。
32、当所设计电路无法自启动时，可通过设置触发器的直接置位、复位端来直接为电路设置有效的初态。
33、计数器即分频器，二者没有区别。
34、设计同功能的计数器电路，同步时序电路与异步时序电路相比结构相对复杂。
35、电平式、边沿式的触发器均可构成寄存器。
36、移位寄存器除了可以寄存代码，还可实现数据的串行－并行转换，但不能用于数值运算和处理。
37、当74194处于右移工作模式时，为使其工作稳定，左串入端口必须接地。
38、工作在任一模式下的环形计数器均可以构成顺序脉冲发生器。
39、利用n位环形计数器可以构成n相节拍脉冲发生器。
40、时序逻辑电路存储电路部分产生的竞争——冒险现象一般认为总是发生在 （同步/异步）时序逻辑电路部分。
41、可以用来暂时存放数据的器件叫 。
42、通过级联方法，把三片4位二进制计数器74ls161连接成为多位二进制计数器后，其最大模值是 。
43、是用来产生一组按照事先规定的顺序脉冲的电路 。
44、用中规模十进制加法计数器74ls160和八选一数据选择器74ls151构成如图所示电路，则经过10个cp后，输出f= 。
45、在设计时序电路时，对原始状态表中的状态化简，其目的是 。
46、一个五位二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为 。
47、由2片t4161（四位同步二进制加法计数器）组成的同步计数器如图所示，则当cp的频率为20khz时，ｙ的频率为 hz。
48、用十进制加法计数器芯片74ls160构成如图所示电路，则其模值为 。
49、某寄存器由d触发器构成，有4位代码要存储，此寄存器至少须有 个触发器 。
50、由8级触发器构成的十进制计数器的最大模值为 。
51、用4位同步二进制加法计数器74ls161构成如图所示电路，其模为 。
52、用二－五－十进制异步计数器74290构成如图所示电路，其模为 。
53、设计模值为61的二进制计数器至少需要（ ）级触发器。
54、在异步时序逻辑电路的设计中，选定触发器类型之后，还要为每个触发器选定（ ）。
55、计数器所能记忆的最大脉冲个数称作该计数器的 。
56、一个4位二进制加法计数器，对输入脉冲计数，设计数器的初始状态为0，则输入7个脉冲后，计数器的状态是（ ）。
57、用t及t’触发器均可构成同步计数器，但 触发器更为方便。
58、下图所示电路是一个模 （填数字）的计数器。
59、下图所示电路是一个 分频（填数字）的分频器。
60、下图所示电路是一个 （填数字）进制的计数器。
实验五
1、实验五：同步可逆八进制计数器 （synchronous reversible octal counter） 1、 设计说明 在进入本项目之前，你应该已经完成了常见触发器的学习。当你尝试着使用3个jk触发器或3个d触发器构成一个八进制计数器时，就距离实现本项目的目标不远了。下文中已经为你准备了八进制可逆计数器的模块图，当双向开关（switch）拨上时，数码管会呈现减计数，如7、6、5…0；反之，如果开关向下拨，数码管将呈现加计数，如0,1,2,…7，同时还会有一个相应的进位/借位的指示灯点亮，如图1的led灯所示。将双向开关、计数器、脉冲源、指示灯、译码器和数码管组合在一起，便构成了本项目-----同步可逆八进制计数器。 图1 同步八进制可逆计数器图 从上图的电路规模和涉及要点来看，本设计难度似乎不大。但是值得注意的是题目中的两个关键词：“同步”和“可逆”，即在利用触发器构建计数器的基础上加入组合逻辑，实现其同步和可逆的要求。此外附加功能（进位/借位信号）也需要经过逻辑运算，即加计数加至“7”时亮灯，减计数则减到“0”时亮灯，下面我们将给出设计过程。 1.1 建立状态方程，选定触发器 从图1中不难看出，我们设计的要点是八进制计数器，即counter模块的内部逻辑。通常，在利用触发器设计2n进制计数器时，我们首先会选定触发器（d触发器、jk触发器、t触发器）的类型，再根据其特性方程和电路的状态方程式推导其驱动电路，绘制电路图，本项目的设计自然也不例外。不同的是，加减计数器设计时需要建立两个状态方程式，即加、减计数方程式： 如 ： 为加计数的状态方程式 为减计数的状态方程式 若此时选定d触发器，则电路的驱动方程为：或 若此时选定jk触发器，则电路的驱动方程将变为或，不难看出选择jk触发器对设计而言显得更加经济，因此我们选定的jk触发器为cd4027，芯片如图2所示： 图2 jk触发器 1.2 利用jk触发器，实现同步计数器的功能 根据已经掌握的同步计数器的工作原理，你所设计的八进制计数器中三个jk触发器得到的脉冲和产生的状态变化是同时完成的，因此你需要根据jk触发器的特性方程推导电路的驱动方程。具体流程如下： 状态转换图→状态转换表→状态方程式→驱动方程 如上所示，我们已经得到了同步八进制计数器中的一个驱动方程式，如： 或，其余的两个jk触发器的驱动方程需要由你推导。 根据驱动方程，我们就能够为jk触发器匹配相应的驱动电路，若此时加入同步脉冲即可观察到八进制计数器的正常工作了。 1.3 设计逻辑电路，实现可逆计数 完成计数器的同步后，就需要你着手实现其可逆功能了，这也是本项目的难点。此时我们为你提供两种思路： 1）重新整理状态转换表，加入输入端up/down的控制，那就意味这前面的工作可能需要重新来过，这虽然不是个理想的方式，但还是有效的。 2）观察加减计数器的驱动方程，联系jk触发器的相关引脚，我们不难看出，当计数器处于加计数时，jk端只与q端的上一次输出相关；当计数器处于减计数时，jk端只与端的上一次输出相关。那么只要根据加减控制要求，为jk端提供q/的上一次输出，即可实现计数器的可逆功能，下图3中我们给出了部分参考电路： 图3 可逆控制的部分组合电路 将加计数的控制端与q端分别接入与门的1、2脚，将减计数的控制端与端分别接入与门的4、5脚，那么从或门的3脚处连接jk端，会使得jk无论如何都能获得来自q/的上一次输出，进而实现了一位计数值的可逆和同步要求，那么同时控制三个触发器就能实现八进制的可逆和同步了。 1.4 实现加、减计数器的进位和借位逻辑 此外，你还需要为设计增加进位、借位的指示功能，而这种功能的添加最好在状态转换表时就整理好，它考查的是你在组合逻辑电路设计方面的基本功。项目中进位和借位的逻辑功能表现在：加计数加至“7”时led亮灯，减计数则减到“0”时led亮灯。 整理并化简进位/借位指示电路后，你需要整合所有模块，为电路中加入译码器，观察八进制计数器的同步和可逆计数结果，如图1所示。 2、设计步骤 正如图1所示，我们完成本项目主要经过了如下三个步骤： 1）通过电路子图的设计，利用jk触发器完成八进制同步和可逆的原理图设计，同时加入了进位/借位的组合逻辑，构成counter模块，如图4所示。 图4 counter模块的生成 2）添加共阴极数码管显示电路，验证counter模块能否正常工作，如图5所示。 图5 计数器的显示电路 3）为电路添加脉冲源、加减控制开关，并接入信号指示灯，在图5的基础上完成八进制同步、可逆计数器的完整要求，如图6所示。 图6 八进制可逆计数器仿真 如果你此时已经在考虑10进制或其它进制的可逆计数器该如何实现，我倒愿意建议你选用集成的计数器芯片（如74ls160、74ls161芯片）来试试，因为通过集成的计数器的快速设计，才能为我们设计任意进制计数器打开方便大门。 同步可逆八进制计数器评分标准 8进制可逆计数器属于时序电路的实验项目，该项目的完成要求具体如下： 1. 8进制计数器的可逆功能是指加、减两种计数形式，只能完成一种计数形式按50%计分。 2. 计数器的实现需要可以由触发器（同步）设计，也可以由集成芯片设计而成，均需要数码管显示当前计数值，否则酌情减分。 3. 计数器规定为8进制，如遇10进制计数芯片，需减少两个状态，否则会酌情扣分。 4. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 5. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
作业4
1、试分析如图所示时序电路的逻辑功能。
2、试用74160构成24进制计数器，要求采用两种不同的方法。
3、试用jk触发器和与非门设计一个十一进制加计数器。
4、设计一个灯光控制逻辑电路。要求红、绿、黄三种颜色的灯在时钟信号作用下按表规定的顺序转换状态。表中的1表示灯“亮”，0表示灯“灭”。
实验六
1、实验六：点击竞速（click racer）1、设计说明 本周项目我们将使用已学习的数字逻辑电路知识来设计模拟传统“点击竞速”游戏，设计开发硬件版的“点击竞速”游戏。下图即为“点击竞速”原理性功能模块仿真图。 此电路原理图中，我们使用两个按钮开关（即电原理图中的button_1与button_2开关）来模拟传统“点击竞速”游戏中点击鼠标的动作，也就是当游戏开始时，参与比拼的甲乙双方同时开始快速单击按钮开关，此电路将会自动响应“按钮”动作，并实时记录与显示甲乙各自的单击次数，以及显示甲乙双方单击按钮平均速度的快慢状态（电路中使用三只led彩灯指示，其颜色从左到右为红、绿、黄，依次对应于状态“甲小于乙”、“甲乙平均速度相等”、“甲大于乙”。游戏中，如果黄色led灯亮，则表示此时甲的单击速度大于乙的）。 图1 “点击竞速”功能模块仿真图 在这里，为何将其称之为“原理性”仿真图呢？有必要给大家说明一下。这主要是因为此仿真设计仅仅只是“点击竞速”项目游戏的设计实现方案之一，且其主要是为辅助阐述分析与设计实现的思路而服务； 其次，仿真仅是一种验证设计思路与设计的手段，倘若你有兴趣，想将其转化为实物作品，也许你需要在此电路原理图的基础上进一步完善。比如，思考一下，这里的按钮开关在模拟“单击鼠标”的过程中，是否存在一个“去抖”的问题？再比如，如何避免游戏未开始时甲乙双方的抢“点”动作？诸如此类问题，等等……（大家不要气馁呃，只有不断发现问题，不断思考解决问题，不断完善设计，你滴进步才会越来越明显，你滴信心才会越来越“膨胀”，最后你就会觉得介个东西其实还真是蛮有意思滴嘛！）； 再次，本设计方案仅仅只起到一个抛砖引玉的作用，也就是将传统“点击竞速”游戏的主要精髓抽象出来，采用硬件电路设计实现啦！你如果饶有兴趣，大可在此基础上进一步的扩展与完善设计，优化添加其他功能，提升游戏的趣味体验。 言归正传，万丈高楼平地起，这个简单而深刻的道理不用多说，想必大家都明白。不管你是要将其转化为实物呢，还是进一步滴优化设计，提升娱乐性，都需要先将上述这个简易的，基本版“点击竞速”游戏实现。下面我们将带领大家一起探讨本项目的设计思路。 为了解决这一问题，我们面对的问题就是如何抽象，把握“点击竞速”的主要功能。首先，点击竞速，顾名思义，“点击”是一个动作，有“按下”与“释放”两个状态，如何才能够使用硬件电路表征这两个状态呢？当我们回想数字逻辑时，很自然想到二进制码的“0”与“1”，即逻辑状态的“高”与“低”电平（此处假定以正逻辑为基础）。 其次，游戏既然是“竞速”，那么其硬件电路中必然需要包含能够分别完成“速”与“竞”的模块。“速”，即是电路必须具有能够记录点击次数的能力，同时结合时间量，即可实时表征点击的速度特征；而“竞”则需要电路中含有比较功能的模块，即能够实时地对比参与的甲乙双方谁的单位时间点击的平均速度大小。 下面我们分别简单讨论与提示一下各个具体功能模块的设计与实现思路：1.1 “点击”的实现 如上所述，对于“点击”动作状态的表征，我们可以采用“高”与“低”电平的逻辑状态去表示。也就是只要我们能够设计出一个按钮开关控制的单脉冲发生电路即可实现“点击”的动作。而对于这样的单脉冲电路的设计，方法很多。如比较简单粗糙的方法就是采用图1中所示的方法，如下： 图2 单脉冲发生电路 当按钮弹起时，a端是高电平；当按钮闭合时，a端被短接，输出低电平。在这里，大家考虑对于按钮这类机械按钮是否存在一个“去抖”的问题？ 另外，对于单脉冲发生电路，能否结合我们上个学期在模电课程中学习到的电压比较器去设计实现，这样是不是会有较好的效果呢？这个问题留给大家独立思考啦！1.2 计数 提到计数，想必大家很容易地想到“这不就是使用计数器解决嘛！”。嗯，没错，是这样的。可现在问题来了，如何去应用？往常我们使用计数器都是对输入的时钟脉冲信号进行计数，而今我们现在需要对单脉冲发生电路产生的脉冲进行计数，这东西行吗？答案自然是肯定的啦！因为只不过是周期性脉冲信号和非周期脉冲信号的区别而已。 不知大家还记得否我们上周完成的项目，同步可逆三进制计数器？嗯，当时我们是使用触发器作为基本单元电路设计实现的，实现计数也是对每个单元触发器的输入时钟脉冲信号进行计数。何其简单的功能啊！今天我们将要设计实现能够记录一百个脉冲信号能力的计数器，大家想一想，如果我要使用触发器作为基本单元电路该如何去实现呢？电路复杂吗？呵呵，这个问题同样留给大家思考！可以尝试一下喔！ 通过课程的学习，大家都知道设计计数器除了可以使用触发器作为基本单元电路实现外，我们还可以使用集成计数器，而且使用集成计数器往往将使得设计变得更加简单方便。嗯，今天这个项目，我们鼓励大家使用集成计数器去实现喔。此时，也许你的脑海会飘过诸如74160，74161，74hc161，74hct161，74ls190，74ls191，等等的集成计数器的影子（这里大家想一想74161，74hc161，74hct161有没有区别呃？封装形式是否兼容呃？了解了解终归没有坏处！）。嗯，其实这些计数器中任何一种均可以用来解决我们今天的问题。但是，为了让大家通过模仿更容易解决，推荐大家使用74161，因为可以参阅教科书的！。 图3 集成计数器 在这里，呃……，貌似还有很多问题向咱们涌来！这个集成芯片一块能够满足我们的计数需求吗？我们可是要设计百进制计数的哦，如果满足不了，我们该如何去解决？这时，脑海里有没有飘过“级联”啊，或者“扩展”啥的？想起级联法、反馈清零法、反馈置数法了吗？其二，这个同步计数，异步计数究竟是个啥意思，你搞清楚了吗？其三，如果有清零功能，那么这个清零是同步清零呢？还是异步清零？其四，如果芯片具有预置数的功能，那么同步与异步方式如何去应用？ 哦，倘若你搞清楚了上面这些问题，ok！集成计数器的灵活运用，想必对你而言，so easy啦！1.3 译码，状态比较与显示 下面我们来看如何将计数器输出的计得脉冲数，也就是“点击”次数显示出来，以及如何将甲乙双方“点击”平均速度的大小结果显示出来的问题。 首先，大家应该要清楚，计数器输出的是二进制数，而我们通常所看到的数字都是采用十进制数表示的，也就是说，如果要把“点击”次数显示出来，我们必须要使用具有码制转换功能的电路，bcd七段显示译码器。 图4 七段显示译码器 关于bcd七段显示译码，不用多说，请大家参阅相关资料，如教科书中的介绍的七段显示译码器7447。但是，提醒一点，在这里七段显示译码器的选择要注意其输出端是高电平有效，还是低电平有效？因为这将决定你后续七段led数码管的选型到底是用共阴极或是共阳极的数码管。 在本项目中，我们所使用的显示译码芯片如上图，74hc4511，它不同于我们熟悉的7447芯片（输出低电平有效），它是输出高电平有效。换句话说，也就是我们必须使用共阴极数码管。这要注意呃，嘻嘻！此外，考虑是否可以将数码管直接连接到显示译码芯片的输出端上呃？ 在这里呢，给大家留一个问题供大家思考，你能够求解出输出高电平有效的七段显示译码芯片输出端与输入端的逻辑函数表达式吗？（给个提示哦，可以先写出真值表，然后对其真值表利用卡诺图对每一个输出端进行化简即可。可以一试，就当是巩固复习前面所学知识。） 解决了显示译码，那么摆在我们面前的下一个问题就是如何将甲乙双方的平均点击速度的大小状态显示出来。这个问题，想来也简单。为何呢？大家想，点击平均速度的大小状态，无非就是三种：“甲小于乙”、“甲乙平均速度相等”、“甲大于乙”三种，而为了产生这三种结果，我们是不是只要找到一个这样的芯片，它能够将计数器所输出的“点击”次数的二进制数进行比大小即可！呃，太庆幸，大家应该都想到咱们数字逻辑电路中有专门的此类集成逻辑器件，他就是数值比较器。嗯，它的特长就是对两个数的大小进行比较，然后输出大小状态结果。下图即为本项目中所选择的集成数据比较器芯片： 图5 数据比较器 从图中可以看出，该器件为四位数值比较器，而项目中计数器输出的二进制数最多可达八位，显然使用一片74hc85是不足的，我们必须扩展数据比较器的输入端，将其由四位升级成八位。那么如何扩展呢？此问题同样也留待大家去克服。提示：有串联与并联扩展两种方式，具体方案请查阅相关资料。自己动手丰衣足食终归是好滴！2、设计步骤 为使项目电原理图设计思路清晰，布局整齐、简洁，建议大家使用自顶向下的模块化设计思路，模块之间的电气连接采用总线连接的方式处理。 1）通过电路子图的设计，完成bcd七段显示译码电路，简称decoder模块，如图6所示。 图6 decoder模块的生成 2）通过电路子图的设计，设计计数器，简称counter模块，如图7所示。 图7 计数器 此处，建议当大家将计数器设计完成后，直接将显示译码模块连接，及时进行功能验证，查看计数器设计是否有缺陷，以便于及时纠正！ 3）设计comparator模块，已完成对计数器输出的二进制结果进行比较，如图8所示。 图8 封装后的comparator模块 4）加入单脉冲发生电路，将counter模块、decoder模块、comparator模块，led灯，以及数码管一一连接，完成“点击竞速”游戏的硬件版仿真，如图9所示。 图9 “点击竞速”仿真图 如果目前两位随机数生成器的仿真你已经实现，发挥你的想象，请尝试着对其进行适当的功能扩展，相信只要掌握了设计技巧，“点击竞速”也将变得更容易和有趣。 点击竞速属于时序电路与组合电路结合的综合性实验项目，该项目的完成要求具体如下： 1. 甲、乙两个按键用于模拟竞速按钮，每点击一次会完成一次计数，计数范围在0-99，如计数实现不完整只能以50%计入成绩。 2. 竞速过程会伴随数据比较，比较结果不能准确显示（指示灯显示）会酌情减分。 3. 竞速在0-99个数后能分出胜负，如比较到99后不能自动清零则会酌情减分。 4. 点击竞速还可以设置清零键，属竞速设计的加分内容。 5. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 6. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
项目二
1、四路抢答装置 设计说明 接通电源后，主持人将开关拨到“清零”状态，抢答器处于禁止状态；主持 人将开关打开，抢答即开始，选手在定时时间内抢答时，抢答器完成：显示抢答者的指示灯点亮。当一人抢到按钮后，其余选手的按钮无效。如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。设计效果如图所示： 设计要点 本项目主要运用到数字电路中d触发器、cp时钟脉冲源，数据锁存等概念。在四人用的智力竞赛抢答装置线路，需注意设计抢答优先权。 首先可供参考芯片为74ls175： 四d触发器74ls175，它具有公共置0端和公共cp端,触发器的工作受clk、mr 的控制。 如上图所示，抢答电路中的cp时钟脉冲源由74ls74组成的四分频电路抢答开始时，由主持人清除信号，按下复位开关s，74ls175的输出q1～q4全为0，所有发光二极管led均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时锁住其余三个抢答者的电路，不再接受其它信号，直到主持人再次清除信号为止。 此外设计中可能还需要使用与非门、非门等门电路的参与，使得设计的功能完整。 设计测试： 接通 5电源，cp端接实验装置上连续脉冲源，取重复频率约200hz。 抢答开始前，开关k1、k2、k3、k4均置“0”，准备抢答，将开关s置“0”，发光二极管全熄灭，再将s置“1”。抢答开始，k1、k2、k3、，k4某一开关置“1”，观察发光二极管的亮、灭情况，然后再将其它三个开关中任一个置“1”，观察发光二极的亮、灭有否改变。 重复（1）的内容，改变k1、k2、k3、k4任一个开关状态，观察抢答器的工作情况。 四路抢答装置的评分标准 四路抢答装置属于时序电路与组合电路结合的综合实验项目，该项目的完成要求具体如下： 1. 四路抢答的输入终端、主持人终端需要按键实现，抢答结果至少用指示灯显示，如基本功能不完整则按50%计分。 2. 抢答需由主持人控制，逻辑不符合抢答标准者会酌情减分。 3. 如抢答结果选用数码管显示，此内容属于实验的加分部分。 4. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 5. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
第29讲 随机存取存储器（ram）
测试题10
1、下图所示的可编程rom器件，芯片上有一个玻璃窗口，则该器件属于：
a、prom
b、uveprom
c、eeprom
d、flash memory
2、一个12位地址码，8位输出的rom，其存储矩阵的容量是
a、4k
b、8k
c、16k
d、32k
3、计算机的内存条属于：
a、prom
b、sram
c、dram
d、flash memory
4、下列 半导体存储器具有数据易失性。
a、闪存
b、prom
c、eeprom
d、sram
5、为构成4096×8 位的ram，需要 片 1024×1 的ram，并且需要 位地址译码以完成寻址操作，即需增加 位地址输入端。
a、4，12，2
b、4，15，4
c、32，12，2
d、32，15，4
6、已知sram2112（256×4）组成的扩展电路如下图所示，该电路的内存内存范围为：
a、400h~4ffh
b、200h~2ffh
c、800h~8ffh
d、6ffh~6ffh
7、存储容量为8k×8位的rom存储器，其地址线为（）条。
a、10
b、13
c、14
d、15
8、图示用eeprom完成的组合逻辑电路中，能完成函数a b的是( )。
a、y1
b、y2
c、y3
d、y4
9、图示用eeprom完成的组合逻辑电路中，能完成函数a·b的是( )。
a、y1
b、y2
c、y3
d、y4
10、图示用eeprom完成的组合逻辑电路中，能完成函数aåb的是( )。
a、y1
b、y2
c、y3
d、y4
11、图示用eeprom完成的组合逻辑电路中，能完成函数a⊙b的是( )。
a、y1
b、y2
c、y3
d、y4
12、关于半导体存储器的描述，下列哪种说法是错误的 。
a、ram读写方便，但一旦掉电，所存储的内容就会全部丢失
b、rom掉电以后数据不会丢失
c、ram可分为静态ram和动态ram
d、动态ram不必定时刷新
13、在以下的几种器件中, 读写速度最快的是( )。
a、dram
b、采用coms工艺的sram
c、采用双极型的sram
d、ttl寄存器
14、ram和寄存器的主要区别是( )。
a、ram中存储的数据断电后会丢失而寄存器不会
b、ram的存储容量小而寄存器的存储容量大
c、ram有固定的连接点而寄存器没有
d、寄存器有固定的连接点而ram没有
15、存储器容量的扩展中，( )时采用字扩展方式。
a、每一片存储器的数据位数和字数都够用
b、每一片存储器的数据位数够用而字数不够用
c、每一片存储器的数据位数和字数不够用
d、每一片存储器的数据位数不够用而字数够
16、只能读出、不能写入，但信息可永久保存的存储器是( )。
a、rom
b、ram
c、prom
d、eprom
17、与逻辑阵列和或逻辑阵列都能编程的器件是( )。
a、prom
b、ram
c、pla
d、eprom
18、如果构成半导体存储器中一个字的二进制位数是16，则字的长度可以称为( )
a、字节
b、字
c、双字
d、byte
19、已知某存储器芯片有地址线12条地址，有数据线8条，则该存储器的存储容量是( )位。
a、1024×8
b、4096×4
c、2048×8
d、4096×8
20、有10条地址线的半导体存储器芯片，若采用字译码方式，则有( )条存储单元选择控制线。
a、1024
b、2048
c、32
d、64
21、已知intel2114是1k×4位的ram集成电路芯片，它有地址线和数据线分别是( )条。
a、20和4
b、4和10
c、10和4
d、4和20
22、动态存储器dram的优点是( )。
a、控制电路简单和功耗低
b、控制电路简单和存储容量大
c、存储速度快和功耗低
d、存储容量大和功耗低
23、下图所示的电路，则y的逻辑表达式为：
a、
b、
c、
d、
24、随机存取存储器ram类型有( )。
a、静态ram
b、半动态ram
c、半静态
d、动态ram
25、只读存储器rom有( )等类型。
a、flash memory
b、掩模rom
c、prom
d、eprom
26、半导体存储器的结构包括( )等组成部分。
a、存储体
b、地址译码器
c、数据译码器
d、输出控制电路
27、有关掩模rom以下叙述正确的是( )。
a、其中存储的数据在制作时已经确定，不能更改
b、采用特殊的电压也可修改其中的数据
c、在断电时其中存储的数据也不会丢失
d、由于掩模板的成本较高，如果生产的批量少，会提高它的价格
28、ram特点是( )。
a、读写方便灵活
b、可分为不可改写和可改写的两类
c、可分为动态和静态两类
d、断电时数据会丢失
29、rom电路结构简单，断电后数据不会丢失。
30、日常生活中用于存储数据的设备如u盘、光盘、移动硬盘等都属于半导体存储器。
31、半导体存储器是一种能存储大量二值信息或信号的半导体器件，其存储结构与寄存器结构基本相同。
32、可编程只读存储器（prom）可根据需要进行多次编程。
33、rom不仅可用作只读存储器，也可用作函数发生器。
34、flash memory 是一种电可擦除的可编程rom，且其存储单元为单管结构，因而集成度可以做得很高。
35、rom主要用来存储大量二值数据，也可用其实现简单的逻辑函数。
36、相对于动态ram，静态ram在高集成度、容量方面更有优势。
37、dram具有数据易失性，断电即丢失，工作时需不断刷新。
38、sram 的基本特点是可随时快速读写，断电后数据不丢失。
39、可编程程序存储器 e^2prom 可以像ram 的一样进行随机读写.
40、衡量存储器性能的重要指标为：存储容量和 。
41、按照存取功能，半导体存储器可分为只读存储器（rom）和 。
42、按照制造工艺，半导体存储器可分为：双极型和 。
43、可擦除prom根据擦除方式不同，可分为uveprom和 等。
44、用1024×1的ram构成4096×4位的ram，需要外加 位地址译码以完成寻址操作。
45、用具有n位输入地址、m位数据输出的rom可以获得一组最多 个任何形式的 n变量组合逻辑函数。
46、将一个12 位地址码、4 位输出的rom容量扩展为4k×8，则需对其进行 扩展。
47、为构成4096×4位的ram，需要 片1024×1的ram。
48、ram的扩展有字扩展 、位扩展 、 三种方式。
49、rom 的存储单元作为一个开关单元，当开关元件为永久性断开时，表示存储单元存储的( )
50、有一存储系统，容量为256k×32。设存储器的起始地址全为0，则最高地址的十六进制地址码为 h。
实验七 随机数生成器
1、实验七：随机数生成器 （random number generators）1、设计说明 下图是我们为你准备的随机数生成器功能模块图，你只需要点击图中的开关（button），就能够在一秒之内生成一个00~99之间的随机数(分别由两个数码管显示，不区别个位和十位)，如果你还想将随机数的位数扩展，或者你希望延长或缩短随机数显示时间，请先试着完成下图中的主要功能。 图1 随机数生成器模块图 首先你一定很好奇图1中的两个模块内部藏着什么，事实上你更应该考虑生成器究竟需要什么，其实它的工作原理很简单。产生随机数的两个计数器分别以不同的速度进行计数，我们轻触按键的目的仅仅是驱动译码器的显示，而并非要破坏计数器的计数。由于这两个计数器跑的一快一慢，并且同时显示，就会给我们产生一个瞬时生成100以内随机数的错觉。 当然事情并没有那么简单，为了利用按键来控制随机数的产生，拖延数码管的显示时间，我们还利用d触发器、rc电路、门电路等有效工具，制作出功能相对完善的随机数生成器，下面我们将给出设计过程。1.1 生成和显示bcd码 对随机数发生器而言，首先需要解决数据是如何生成和显示的问题。生成一个需要随机显示的bcd码，貌似很复杂，但生成一个用于循环显示的bcd码却有简单的做法，如时序电路的计数器即具有循环产生十进制bcd码的功能。 对于时序电路中常见的74ls160、74ls161、74lls191、74lls192等计数芯片你可能并不陌生，那么现在挑选出其中十进制的计数芯片就成为本项目的第一任务，我们在设计中选择的是可预设的十进制加/减计数器-------cd4510，如图2所示。 图2 计数器芯片 接着需要驱动该计数芯片正常工作，实现其十进制加计数的一般功能，当然这部分需要由你参阅相关资料完成。 计数器正常工作后，q4q3q2q1端会实现从0到9的bcd码循环输出，然后将其接入七段数码管的译码器abcd端用于显示。本项目中选取的译码器为驱动共阴极数码管bcd码的7段译码器------cd4511，如图3所示。 图3 译码器芯片 当译码器接入数码管后，循环计数就变得很直观了。当然计数器的循环显示并不是本项目的最终目标，但是我们可以变换角度的认为计数器可以一直循环计数，而我们只需控制其随机显示似乎就能达到随机数生成器的目的。1.2 控制bcd码的随机显示 在随机数生成器项目中，计数器理论上不易启停，否则很难实现随机数生成的效果。因此我们考虑了更实际的做法，控制cd4511的显示。当我们单击按键（随机数生成器的输入端），实际完成了驱动当前译码器正常显示的操作，这就印证了图1的counter模块中为什么有一个t1的输入接口的原因。 当然，如果我们正在考虑如何生成两位、三位、四位随机数时，所需要关注的不仅仅是同时驱动各译码器cd4511的显示，还要用不同的节拍控制各计数器工作的脉冲，否则将会出现22,33,444,555,6666,7777诸如此类的效果，因此，在图1中我们看见两位的随机数需要采用两个周期不同的脉冲信号来控制，如clk1、clk2。1.3 生成随机数 到现在为止，生成随机数的项目中还会出现了两个亟待解决的问题。 1）t1应该如何控制cd4511显示？ 2）t1又是如何产生的？ 就第一个小问题，我们可以给出解决问题的提示：t1必须同时控制cd4511的4脚bi和5脚le，使其同时产生一个短暂的高电平，用于人们跟踪数码管的随机数显示。 剩下的问题就是轻触按键如何让t1得到这个短暂的高电平。我们知道，项目中按键的状态需要保持一段时间后结束，那么我们会需要考虑d触发器4013以及用于充、放电的rc电路来帮助维持，参考电路如图4所示： 图4 d触发器和rc电路 当按键按下，触发器q端应该立刻产生高电平，同时rc电路充电；但随rc电路的放电，短暂时间后与之相连的d触发器r端置0，触发器q端随即置零，由此即产生了一个短暂的高电平，当然其实际连接还需要由你来完成。 当按键触发一个短暂的高电平t1产生时，计数器的驱动译码器也会进行短暂工作，显示该计数值，那么我们看见的随机数生成器也就由此产生了。2、设计步骤 正如图1所示，我们完成本项目经过了如下四个步骤： 1）通过电路子图的设计，完成bcd码的计数和译码电路，简称counter模块，如图5所示。 图5 counter模块的生成 2）添加共阴极数码管显示电路，验证counter模块的循环bcd计数功能，如图6所示。 图6 译码器的显示电路 3）设计timer模块，用于按键触发后产生一个短暂的高电平，设计模块如图7所示。 图7 封装后的timer模块 4）加入按键电路，将button、timer模块、counter模块及数码管一一连接，完成随机数生成器的仿真，如图8所示。 图8 随机数发生器的仿真图 如果目前两位随机数生成器的仿真你已经实现，请尝试着扩展其生成三位、四位随机数，相信只要掌握了设计技巧，随机数生成器也将变得更容易和有趣。 随机数生成器评分标准 随机数生成器属于时序电路与rc电路结合的综合性实验项目，该项目的完成要求具体如下： 1. 通过点击完成一次随机数的变化，计数范围在0-99，如计数实现不完整只能以50%计入成绩。 2. 随机过程会伴随数据显示，显示一段时间后随机数会自动消失，如随机数不消失会酌情减分。 3. 随机数采用数码管显示，数码管的显示超过10进制会扣分。 4. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 5. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
第33讲 多谐振荡器
33.2 对称式多谐振荡器随堂测验
1、对称式多谐振荡器电路如图1所示，则正常工作时对反相器g1、g2工作状态描述正确的是： 。 图1
a、g1工作在饱和区，g2工作在放大状态
b、g1工作在放大状态，g2工作在饱和区
c、g1、 g2均工作在放大状态
d、g1、 g2均工作在饱和区
2、对称式多谐振荡器电路如图1所示，如若需改变电路的振荡周期，则可以通过改变 的值来实现。
a、rf1
b、rf2
c、c1
d、c2
3、对称式多谐振荡器电路如图1所示，其中rf1=rf2=rf，c1=c2=c，则若需使反相器g1、g2的静态工作点p位于其电压传输特性的转折区或放大区，则可调节 的大小。
第34讲 555时基电路及其应用
测试题11
1、多谐振荡器是一种自激振荡器，能产生( )。
a、矩形波
b、三角波
c、正弦波
d、尖脉冲
2、单稳态触发器的脉冲宽度取决于( )。
a、触发信号的周期
b、触发信号的幅度
c、电路的rc时间常数
d、触发信号的宽度
3、单稳态触发器具有( )功能。
a、计数
b、定时
c、定时、延时
d、定时、延时、整形
4、石英晶体多谐振荡器的主要优点是( )。
a、电路简单
b、频率稳定度高
c、振荡频率高
d、振荡频率低
5、回差是( )电路的主要特性参数。
a、时序逻辑
b、施密特触发器
c、单稳态触发器
d、多谐振荡器
6、利用门电路的传输时间，可以把( )个与非门首尾相接，组成多谐振荡器。
a、8
b、7
c、6
d、4
7、欲把不规则的输入波形变换为幅度与宽度都相同的矩形脉冲，应选择( )电路。
a、多谐振荡器
b、基本rs触发器
c、单稳态触发器
d、施密特触发器
8、将555定时器的6端和2端连接起来即可构成( )。
a、多谐振荡器
b、施密特触发器
c、单稳态触发器
d、环型振荡器
9、不可重复触发的单稳态触发器的输出脉冲宽度取决于( )。
a、电源电压
b、触发时间间隔
c、电路中决定暂稳态宽度的rc元件的值
d、阈值电压的大小
10、用555定时器构成的施密特触发器，若电源电压为ucc，控制端5不外接固定电压，则其正向阈值电压、负向阈值电压和回差电压分别为( )。
a、
b、
c、
d、
11、题图所示电路是一种( )电路。
a、多谐振荡器
b、双稳态触发器
c、单稳态触发器
d、施密特触发器
12、图示555定时器构成的单稳态触发器的暂稳态持续时间tw为( )。
a、1.1rc
b、0.7rc
c、0.7(r1 r2)rc
d、0.5rc
13、555定时器构成的施密特触发器的回差电压为( )。
a、1/3ucc
b、2/3ucc
c、ucc
d、1/2ucc
14、若要提高图示555定时器构成的多谐振荡器的振荡频率．可采用的方法是( )。
a、加大r1
b、加大r2
c、减小c
d、降低ucc
15、已知输入信号vi，将其通过一个施密特反相器之后，对应的输出电压vo波形正确的是：
a、
b、
c、
d、
16、图中所示用555芯片构成的电路是 电路。
a、单稳态触发器
b、多谐振荡器
c、环形振荡器
d、施密特触发器
17、要改变图中所示电路输出信号vo的占空比，可调节参数 。
a、电阻r1、r2以及电容c
b、电阻r1、r2
c、电容c
d、电源电压及电容c
18、某电路的输入波形ui和输出波形uo如下图所示，则该电路有可能是 。
a、施密特触发器
b、反相器
c、单稳态触发器
d、多谐振荡器
19、555可构成的脉冲单元电路主要有( )
a、多谐振荡器
b、施密特触发器
c、晶体振荡器
d、单稳态触发器
20、单稳态触发器( )。
a、没有稳定状态
b、需要触发输入
c、有一个稳定状态
d、有一个暂稳态
21、施密特触发器( )。
a、没有稳定状态
b、有2个稳定状态
c、需要触发输入
d、存在回差电压
22、多谐振荡器( )。
a、没有稳定状态
b、能产生周期性脉冲输出
c、需要触发输入
d、有一个稳定状态
23、关于555定时器(如图示)，如5脚不接比较电压，以下说法正确的是( )。
a、它是模拟和数字混合电路
b、ui6>2/3ucc时，uc1输出0
c、ui2>1/3ucc时，uc2输出0
d、rd=0时，输出uo=0
24、以下电路属于脉冲整形电路的有( )。
a、振荡器
b、多谐振荡器
c、施密特触发器
d、单稳态触发器
25、施密特触发器应用在( )范围。
a、用于波形变换
b、用于脉冲整形
c、用于脉冲鉴幅
d、用于形成脉冲
26、对于多谐振荡器以下叙述正确的是( )。
a、主要用作产生矩形脉冲信号
b、其中最稳定的是石英晶体振荡器
c、可以产生正、负半周宽度不同的脉冲信号
d、可以用作脉冲的整形
27、下图所示的积分型单稳态触发器，其输出脉冲宽度tw与下列 因素有关？
a、r
b、c
c、门电路的阈值电压vth
d、门电路的输出电压voh、vol
28、下列有关单稳态触发器的特点，描述正确的是：
a、仅有一个稳态，并可自发离开稳态而形成一个暂稳态
b、微分型单稳态触发器为窄脉冲触发，在暂稳态维持时间的长短主要取决于rc电路参数
c、积分型单稳态触发器在暂稳态维持时间的长短主要取决于触发信号的宽度
d、被广泛应用于脉冲整形、定时、延时等。
29、用555电路构成施密特触发器，若8脚接电源电压vcc，5脚接外接电压vc，则该施密特触发器的上下门限电压分别是2/3vcc和1/3vcc。
30、环形振荡器是将n（任意）个反相器首尾相接构成的。
31、通过调节电阻r和电容c的大小，可以调节施密特触发器构成的多谐振荡器输出信号的占空比。
32、通过调节电阻r和电容c的大小，可以调节施密特触发器构成的多谐振荡器的振荡周期。
33、积分型和微分型单稳态触发器触发脉冲的宽度大于输出脉冲宽度时均能正常工作。
34、积分型单稳态触发器与微分型单稳态触发器在转换过程中都伴有正反馈。
35、微分型单稳态触发器一般是窄脉冲触发，且转换过程中伴有负反馈。
36、利用施密特触发器可以把正弦波、三角波等波形变换成矩形波。
37、施密特触发器属于电平触发型电路，即依靠输入信号的电压幅度来触发或维持电路状态。
38、施密特触发器的正向阈值电压vt 与负向阈值电压vt-之差称作回差电压。
39、施密特触发反相器是一个具有 特性的反相器。
40、施密特触发器的特点是：输入信号幅值增大时的阈值电平和输入信号幅值减小时的阈值电平 （相同/不同）。
41、施密特触发器是 稳态时序电路。
42、施密特触发器通过电路内部的 过程可使输出电压的波形边沿变得陡峭。
43、单稳态触发器的两个状态分别是稳态和 。
44、由555电路构成的单稳态触发器中，若，，则电路输出信号的脉宽为 ms。(小数点后保留2位有效数字)
45、由555定时器构成的单稳态触发器，若已知电阻r=500kω，电容c=10μf，则该单稳态触发器的脉冲宽度tw≈ s。（小数点后保留1位有效数字）
46、由555电路构成单稳态触发器时，需外接一个由电阻r和电容c构成的 网络。
47、集成单稳态触发器可以分为非重复触发单稳态触发器和 触发单稳态触发器。
48、在外接脉冲作用下，单稳态触发器可以由稳态翻转到 态。
49、积分型单稳态触发器必须满足触发脉冲宽度 输出脉冲宽度，才能正常工作。
50、用ttl非门(或者与非门)构成的____振荡器，环接的门的个数n应满足不少于3的奇数，否则电路将不能正常工作。
作业5
1、由555定时器接成多谐振荡器如图所示，ucc=5v，r1=10 kw，r2=2 kw，c=470pf，试计算输出矩形波的频率及占空比。
2、图为由555定时器和d触发器构成的电路，请问： 1．555定时器构成的是那种脉冲电路？ 2．在图10.3（b）中画出uc、u01、u02的波形； 3．计算u01和u02的频率。
3、由555定时器构成的电路如图所示，其中、。回答下列问题： 1. 说明由555定时器构成的电路名称。 2. 如果输入信号ui如图所示，画出电路输出uo的波形。
实验八 模拟声响器
1、实验八 模拟声响器 1、 设计说明 模拟声响器是由555构成的两级多谐振荡器构成。 由555定时器和外接元件r1、r2、c构成多谐振荡器，脚2与脚6直接相连。电路没有稳态，仅存在两个暂稳态，电路亦不需要外接触发信号，利用电源通过r1、r2向c充电，以及c通过r2向放电端dc放电，使电路产生振荡。电容c在2/3vcc和1/3vcc 之间充电和放电，从而在输出端得到一系列的矩形波，对应的波形如下图所示。 555构成多谐振荡器 多谐振荡器的波形图 输出信号的时间参数是： t=tw1 tw2 tw1=0.7（r1 r2）c tw2=0.7r2c 其中，tw1为vc由1/3vcc上升到2/3vcc所需的时间，tw2为电容c放电所需的时间。555电路要求r1与r2均应不小于1kω，但两者之和应不大于3.3mω。外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。因此，这种形式的多谐振荡器应用很广。 2、设计步骤 模拟声响器由两个多谐振荡器组成，调节定时元件，使ⅰ输出较低频率，ⅱ输出较高频率，改变电阻r1、r2的阻值或电容c的容量即可改变振荡周期与频率。采用上述形式的振荡电路,加上适当的外部连接,可以构成多种模拟声响电路,比如电话铃声、鸟叫声、警笛声等。连好线，接通电源，试听音响效果。调换外接阻容元件，试听音响效果。 模拟声响器评分标准 模拟声响器属于555构成多谐振荡电路的实验项目，该项目的完成要求具体如下： 1. 选取适当的rc电路，使得振荡频率能清晰听见，声音不清晰将以50%计入成绩。 2. 声响起的发声频率可以做一定调整，不能调整的酌情减分。 3. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 4. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
第36讲 模数转换器
测试题12
1、下列几种a/d 转换器中， 适宜应用于遥测、遥控系统。
a、逐次渐近型
b、v-t（双积分）型
c、v-f 型
d、并联比较型
2、某adc电路如下图所示，已知8 bit dac 的最高输出电压为9.58v，当vi=7.46v 时，电路的输出状态d=q7q6…q0是 。
a、(1100 0110)2
b、(1100 0111)2
c、(1100 0101)2
d、(1100 1000)2
3、某位长为3 的逐次渐进式a/d 转换器，其完成一次a/d 转换所需的最长时间为(设时钟频率fcp = 100khz) 。
a、10
b、30
c、50
d、80
4、v-t型间接adc完成最长一次转换所需的时间为：tmax= tcp（其中，tcp为采样时钟周期）。
a、
b、
c、
d、（n 2)
5、双积分型a/d 转换器输出状态d和下述 参量无关。
a、计数器位长n
b、参考电压vref
c、输入信号vi
d、积分器的时间常数τ( rc)
6、下列几种a/d 转换器中， 对均值为0 的噪声信号抗干扰性能最好？
a、逐次渐近型
b、v-t（双积分）型
c、v-f 型
d、并联比较型
7、对于相同位数的adc，下列几种a/d 转换器中， 的转换速度最慢？
a、逐次渐近型
b、双积分型
c、并联比较型
d、计数型
8、在诸多adc 方案中，对于相同位数的adc，转换速度最快的是： 。
a、并联比较型adc
b、双积分型adc
c、计数型adc
d、逐次渐近型adc
9、若将一最大幅值为7.68v 的模拟信号转换为数字信号，要求模拟信号每变化15mv 能使数字信号最低位发生变化，所用的adc至少需要 位。
a、7
b、8
c、9
d、10
10、除了转换精度以外，( )为dac的主要参数。
a、电源电压
b、转换电压
c、光滑程度
d、转换速度
11、在要求速度高的情况下，可以采用( )。
a、串联比较型a/d转换器
b、双积分型a/d转换器
c、逐次逼近型a/d转换器
d、并联比较型a/d转换器
12、在8位d/a转换器中，其分辨率是( )。
a、1／8
b、1／256
c、1／255
d、1／2
13、在构成d/a转换器的电路中，不属于d/a转换器组成部分的是( )。
a、数码锁存器
b、电子开关
c、电阻网络
d、译码器
14、3位十进制(bcd编码)d/a转换器的分辨率是( )。
a、1／3
b、1／10
c、1／999
d、1／1000
15、不属于a/d转换器电路组成部分的电路是( )。
a、取样-保持电路
b、量化电路
c、编码电路
d、译码电路
16、在a/d转换器电路中，若输入信号的最大频率为10khz，则取样脉冲的频率应不小于( )khz。
a、5
b、10
c、20
d、30
17、一个倒t网络的10位d/a转换器的最小输出电压为0.01v，则当d=(11 0000 0100)2时，对应的输出电压vo为( )v。
a、7.72
b、836
c、9.64
d、10.25
18、已知一个8位二进制d/a转换器的输出阶梯电压δvo=0.02v电压，则它的最大输出电压为( )v。
a、5.12
b、20.48
c、20.46
d、5.10
19、若一个10位二进制a/d转换器的基准电压vref=-10.24v，则当输入为2.56v时，结果(二进码)为( )。
a、0100000000
b、1100000000
c、1000000000
d、0100000010
20、数模转换电路是由数码锁存器、电子开关、电阻网络和( )构成。
a、求和电路
b、积分电路
c、差分电路
d、微分电路
21、a/d转换器电路是由取样—保持电路、量化电路和( )构成。
a、编码电路
b、数据锁存器
c、求和电路
d、转换网络
22、一个10位d/a转换器的每个量化阶梯表示0.025v电压，则它最大能表示( )v的电压。
a、0.25
b、25.575
c、0.5
d、51.15
23、一个8位d/a转换器，当输入为1 0000 0000时输出电压为5v，则输入为0101 0000时，输出电压为( )v。
a、6.24
b、3.10
c、1.56
d、2.74
24、以输出二进制代码的位数表示分解度的好坏，位数越多说明( )。
a、量化误差越小，转换精度越高
b、量化误差越大，转换精度越低
c、量化误差越小，转换精度越低
d、量化误差越大，转换精度越高
25、若一个10位a/d转换器，其vref=-10v，则当输入3.75v时，结果(二进码)为( )。
a、01 0000 0000
b、01 1000 0000
c、01 0110 0000
d、01 0100 0000
26、在a/d转换器中，已知δ是量化单位，采用“只舍不取”方法划分量化电平或采用“有舍有取”方法划分量化电平，则量化误差分别为( )。
a、δ和δ/2
b、δ和2δ
c、δ/2和δ
d、δ和δ/3
27、在3位二进制a/d转换器中，已知最大输入模拟电压为10v，δ是量化单位，并采用“只舍不取”方法划分量化电平，则1δ代表的量化电压为( )v。
a、10/15
b、10/8
c、10/16
d、10/3
28、在3位二进制a/d转换器中，已知最大输入模拟电压为10v，δ是量化单位，采用“有舍有取”方法划分量化电平，则1δ代表的量化电压为( )v。
a、10/15
b、10/8
c、20/15
d、20/3
29、8位权电阻网络d/a转换器，电阻网络中最大最小电阻之比为( )。
a、2
b、8
c、256
d、128
30、4位并联型a/d转换器所需的电压比较器个数是( )。
a、4
b、16
c、15
d、31
31、10位逐次比较型a/d转换器进行一次转换需要( )个cp脉冲时间。
a、10
b、11
c、1023
d、20
32、以下不属于v-t型a/d转换器特点的是( )。
a、中间信号是一种调频信号
b、每次转换所用时间与转换的值成正比
c、转换速度慢
d、抗干扰能力强
33、图示电路是( )。
a、权电流型d/a转换器
b、倒t型d/a转换器
c、电流型d/a转换器
d、权电容型d/a转换器
34、图示电路是( )。
a、逐次渐近型a/d转换器
b、双积分型a/d转换器
c、v-f型a/d转换器
d、并联比较型a/d转换器
35、图示电路是( )。
a、逐次渐近型a/d转换器
b、双积分型a/d转换器
c、v-f型a/d转换器
d、并联比较型a/d转换器
36、图示电路是( )。
a、逐次渐近型a/d转换器
b、双积分型a/d转换器
c、v-f型a/d转换器
d、并联比较型a/d转换器
37、v-f变换型adc的转换精度仅取决于vco的线性度和稳定度。
38、v-f变换型adc的最大优点是抗干扰能力很强，缺点是转换速度比较低 。
39、反馈比较型adc一般分为计数型和逐次渐近型两种，计数型比逐次渐近型的转换速度更快一些。
40、a/d和d/a转换器最重要的两个指标是分辨率和转换速度。
41、8位双级权电阻网络d/a转换器，电阻网络中最大最小电阻之比为256。
42、d/a转换器的求和电路中，在电源电压允许的范围内，改变反馈电阻rf的值将会改变输出电压的范围。
43、采样-保持电路中的采样电容减小会减少采样的获取时间同时也降低了保持电压下降率。
44、一个倒t网络的10位d/a转换器，vref= 5v，置rf=2r(放大倍数为2)，则当d=( 10 00111101)2时，对应的输出电压vo=5.6v 。
45、一个8位d/a转换器，当输入为1111 1111时输出电压为5v，则输入为1000 0000时，输出电压为2.51v。
46、若一个8位a/d转换器，其vref=-10v，当输入为2.5v时，结果为1011 1111。
47、在a/d转换器中，已知δ是量化单位，采用“有舍有取”方法划分量化电平，则量化误差为δ。
48、在3位二进制a/d转换器中，已知最大输入模拟电压为10v，δ是量化单位，并采用“只舍不取”方法划分量化电平，则1δ代表的量化电压为10／8v。
49、在v-f变换型adc中，首先将输入的模拟电压信号转换成与之成正比的 信号，然后在一个固定的时间间隔里对得到的信号计数。
50、某逐次渐近型adc 某次转换vo和vi的波形如图1所示，若时钟频率为200khz，则完成这次转换所需时间为 μs。
51、某计数型adc 输出的数字量为10 位，时钟信号频率为1mhz，则完成一次转换的最长时间为 μs。
52、某逐次渐近型adc 某次转换vo和vi的波形如图1所示，则这次转换对应的输出状态是 。 图1
53、a/d转换器有直接型和间接型两大类型,常用的逐次逼近a/d转换属于____型。
54、一个8位d／a转换器，当输入为1111 1010时输出电压为5v，则输入为01010000时，输出电压为____v。
55、若一个14位d／a转换器的满刻度输出电压为vomax=10v，当输入d=(10111010101111)2时，输出电压为____v。
56、以输出二进制代码的位数表示分解度的好坏，位数越多，说明量化误差____。
57、在a/d转换器中，已知δ是量化单位，若采用“____”方法划分量化电平，则量化误差为0.5δ。
58、逐次渐近型a/d转换器由____器、d/a转换器、控制逻辑电路、逐次渐近寄存器、和时钟信号等5部分组成。
59、对于某并联比较型直接adc，若其电路中含有个31电压比较器，则它能输出 位二进制代码。
60、采样、保持一般由采样-保持电路完成，该电路的核心器件为 。
实验九 多波形发生器的设计
1、实验九 多波形发生器的设计1 设计说明 波形发生器是用来产生一种或多种特定波形的装置，这些波形通常有正弦波、方波、三角波、锯齿波等等。人们常用模拟电路来产生这种波形，其缺点是电路结构复杂，所产生的波形种类有限。随着数字电子技术的发展，采用数字集成电路产生各种波形的方法已变的越来越普遍。虽然用数字量产生的波形会呈微小的阶梯状，但是只要提高数字量的位数即提高波形的分辨率，所产生的波形就会变的非常平滑。用数字方式的优点是电路简单，改变输出的波形极为容易。下图为本实验设计的多波形发生电路，其中包括：三角波、锯齿波、方波三种信号的产生。 2 设计步骤 1）如下图所示，波形发生电路最简单的实现方式为： 利用555构成振荡器即可输出周期的连续方波，属于模拟信号源之一。 2) 本实验的锯齿波采用计数器（8位） d/a 放大滤波电路构成。 图1 设计原理图 其中放大滤波采用电路为： 图2 系统的滤波及过滤电路 最终产生的锯齿波如图3所示。 图3 锯齿波的测试波形 3）三角波的设计 系统首先通过可逆计数器完成三角比所需的加、减计数，建议采用2片可逆计数器74ls191，一片用于加计数，一片用于减计数如下图所示。 图4 可逆计数的集成芯片 其次任然使用adc0832完成数字转模拟的变化，最后采用运算放大电路输出三角波，如图5所示。 图5 三角波的输出电路 输出的三角波信号： 请参考上述说明，完成三种波形的设计与制作。 波形发生器评分标准 波形发生器属于555构成多谐振荡电路与ad转换实验结合的实验项目，该项目的完成要求具体如下： 1. 选取555设计的多谐振荡器，构成方波信号的产生，完成将以30%计入成绩。 2. 实验采用计数器、adc0832或相关转换器完成锯齿波的设计，完成将以35%计入成绩。 3. 实验采用可逆计数器、adc0832或相关转换器完成三角波的设计，完成将以35%计入成绩. 4. 报告最后需加入本次实验的心得，字数不限，但切记雷同。 5. 报告请以“班级-学号-姓名”命名，以pdf格式上传至慕课平台。
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